TWI322482B - Method for filling a contact hole and integrated circuit arrangememnt with contact hole - Google Patents

Method for filling a contact hole and integrated circuit arrangememnt with contact hole Download PDF

Info

Publication number
TWI322482B
TWI322482B TW092105724A TW92105724A TWI322482B TW I322482 B TWI322482 B TW I322482B TW 092105724 A TW092105724 A TW 092105724A TW 92105724 A TW92105724 A TW 92105724A TW I322482 B TWI322482 B TW I322482B
Authority
TW
Taiwan
Prior art keywords
layer
contact hole
deposited
nitrogen
main component
Prior art date
Application number
TW092105724A
Other languages
English (en)
Other versions
TW200305974A (en
Inventor
Foerster Juergen
Pruegl Klemens
Schuderer Berthold
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Publication of TW200305974A publication Critical patent/TW200305974A/zh
Application granted granted Critical
Publication of TWI322482B publication Critical patent/TWI322482B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

九、發明說明: 匕·—.—亡: 【發明所屬之技術領域】 本發·於填充接麻之方法,射—驢層沉積在接 觸孔中,該遮蓋層包含氮化物為主要成分。 【先前技4餘】 該接^孔位於二金屬層之間。此種接觸孔亦稱為通路。 ,遮域為所謂墊片層之—部分’料在有待接觸連接之 接觸孔填充之間之機械黏接促進層。利賤化欽或氮化 你2黏接促進層之材料’以便在線部分由銘或銘合金所製及 於接觸孔之下科,麵化合㈣ ==料㈣織娜啊_之氮2 【發明内容】 ^㈣之目的為提供—㈣方法以填充接氣 連魏低綱恤。糾,本發微提供一相關 成二方:屬:範:由專利,請範圍第1項之方法達 孔中法中’—基本層在保護氣體下絲於接觸 i鍍遮蓋層 ^事只,首先,基本層在保護氣體下濺鍍 後,在氣物作為主成分。僅在基本層濺錢之 札篮乳之下再濺鍍遮嘗届。 明方法案例下,乂 一―n丨不咬礼·肢r娜:緞,在本發 在接觸孔底部之金屬與反應氣體所含之氮間,
I q β“伏-I 不會構成干擾性氮化合。-金屬氮化物 層 在本發明方法下仍然在金屬上直接構成以便成一良好電 接觸及避免或降低不理想效應或化合物於純金屬與在接觸孔 底部之金屬之間。因此,TiAL3將為不利因其密度與其四週材 料之密度相差甚大。此外,TiAL3為減,其結構不均因而會 引起電移。 友〆在隨後之遮蓋層之濺鍍期間,因為基本層已濺鍍完成, 氮氣可直接穿人接觸孔底部金屬巾,在該處構成不利之氮化 物。因此遮蓋層可由簡單雜方法構成,及氮大氣雜。 本發明之一發展中,基本層及遮蓋層以方向性濺鍍沉 積而非方向性賤鍍方法適於平面面積上之材料之沉積,方向 ί·生賤鍍提供足夠材料於基本層及狹窄之接觸孔巾之遮蓋層,特 別在接觸孔之底部,而不致導致接觸孔内部及外部之基本層與 遮蓋層過大之厚度差異。此—差異可由方向性濺鍍避免^降 低本發展之方法可以間單方式併入全面程序中以產生積 路裝置。 、% —本發明方法之次-發展中,—中間層絲本層沉積後遮 盍層沉積前沉積雌觸孔中。中騎之沉積可提供自沉積基本 層方法至_魅狀賴渡越之可能性。例如,處理氣體可 在此8$交換。此外,併入材料與基本曾及遮蓋層不同材料之中 間層係因為其無氮化物,可導致產生—改進機械黏接性質之層 堆疊’及改進之電接觸性質,及進之其他性質,如防止擴散^ 電移。因此可能大幅改進填充之黏接性質,接觸孔由含鈦之主 要成分之巾間層,即其包含鈦或至少_軒為鈦軒之中間 1322482 層弓I進。 pm;㈤讓财判 在其他發展中,錢鑛目標之表面首先在氮大氣下地化。 表面在產生基本層_清除中間層自無氮化物之賤鍵 表面清除’所餘之賴氣财變。產生缝層之條件牛不 ΐ大氣之而規定。在產生層堆疊以填充接觸孔期間,此等 里,構成簡單有效之方法以規定處理條件。制是,全部方法 可實施而無需改變處理室。 在次一發展中,接觸孔被引入一介電載體材料遠至導電 連接部分,該部分包含主要成她,齡金或不同材料,即銅 或f合金。此種深入貫穿之接觸孔可由本發明充分填充,因為 無氣體氮能到達接觸孔之底部。例如,干擾性氮她之構成如 上所述,可由其他方法避免,即由保護性大氣之下產生基本層。 在次一發展中,在半導體晶圓處理期間,複數個接觸θ孔 可同時钱刻。該半導體晶圓之直徑為150—300ηπ1。此一尺寸之 意義為在半導體晶圓之所有位置之蝕刻條件不同。例如,半導 體晶圓之邊緣蝕刻之發生較晶圓之中央為快速。接觸孔外部之 W電層厚度在晶圓之各位置有不同變化。以本發明之方法,在 發展之案例下係屬可能,雖然位於介電層與金屬層間之附屬層 規定為蝕刻停止之理想點,附屬層可被姓刻穿過,特別是半導 體晶圓之部分區域。所有接觸孔隨後將具有良好電性質,儘管 蝕刻條件及厚度條件不同。特別在介電層與附屬層間為彳氏钮刻 選擇性時,上述方法可使在蝕刻期間有一大處理窗。附屬層之 厚度亦可降低。 θ 該附屬層之性質可避免或降低電移。雖然附屬層被钱刻 穿過,亦並不令人煩惱’因為稍後有一墊片層加上,其有與附 ϊ ......_…一丨
卜8年q月册哆.(¾正替類I 自在咖_ 、”接發展中’觸孔填充係在接麻巾敍層沉積後 、=觸孔填充包含鎢為主要成分。儘管中間層係由鈦構 ::鎢之期間,腦人爾化之構成可以避免或大幅降 言為中間層係嵌在基本層與遮蓋層之間,此外,1本 薄僅10nm亦為原因。 ’、 你乂 發展中,遮盍層之厚度小於2〇nm。此種小厚度即 孔之厚i/L 填充亦不構賴惱。鈦祕之構成及自接觸 ^層^之升_無_憂。因此,層厚度制是遮蓋層厚 又’、可降低至上述之厚度,即使為避免升起而放大亦然。 在發展中,接觸孔之直徑小於lum。接觸孔之深度大於 如直_〇〇而,深度為lum,長方比為二。即使長方 ”、,二’本發明之方法仍可可靠實施因為部分由於方向性 、、又^接觸孔内與外部之厚度差仍在可維持限制内。 太思Γ—發展中,卿—或多種材料氮化鈦或氮化叙作為基 曰/或遮蓋層。此等情形下,鈦或鈕為適當之中間層。 ,發明尚關於積體電路裝置,其包含填充之接觸孔,特 13基本層及遮蓋層。在—發展中,該電路裝置由本發明之 甘f或其一發展產生。因此,上述之效應亦適用於電路裝置及 具發展。 【貫施方式】 圖1顯示生期間之積體電路10。在積體電路10之半導體 土中(未不出)’複數個組件如電晶體根據CM〇s技術,脱狐 技術或根據電源切換元件(電源裝置)製造^生產繼續直到施加 金屬層12 ^ 金屬層12包含連接部分14由鋁銅合金含0.5%銅製成。一 反反射層16,含氮化鈦或含至少一氮化鈦層濺鍍在金屬層12 上反反射層16之所以需要係因為以光刻術方法濺鍍金屬-層 12 ’其間,連接部分14亦予圖案化。 反反射層16沉積後’一介電層18以6〇〇nm之厚度用CVD方 法(化學蒸氣沉積)。該介電層包含二氧化矽,作為金屬層12 與安排在介電層18之金屬層間之電絕源。 圖2顯示接觸孔20蝕刻後之電路裝置1〇,該接觸孔貫穿介 電層18及反反射層16進入連接部分14。在下表面22與接觸孔2〇 之接觸孔底部24之間,有一l〇nm之距離A1。接觸孔之直徑為 0. 5ura。 蝕刻接觸孔20之刻方法實施後俾電路裝置1〇之接觸孔之 大部分,接觸孔之底部26位於反反射層16之中心。接觸孔底部 26及反反射層16之下表面22間,有一數nm之距離Α2〇在此方法 實施中’無接觸孔其接觸孔之底部28位於反反射層16之上。在 接觸恐底部28與下表面22之間,有一距離A3,其大於距離Α2, 亦大於反反射層16之厚度。該接觸孔有一中央區3〇,其在圖3 與4中以放大方式說明。 在該接觸孔20蝕刻後’沉積黏接促進層32,其構造在圖4 中將詳細解釋。 圖3顯示氮化鈦層4〇,其可沉積在接觸孔2〇中作為黏接促 進層。如此禁係在反應氮大氣下實施,氮化鋁層42將在氮化鈦 層40與連接部分14間構成,該氮化鋁層大幅增加接觸電阻。 對照之下,.圖4顯示實際沉積在接觸孔2〇中之黏接促進層 32之結構’該黏接促進層包含氮化鈦製成之基本層5〇,一中間 層52及氮化鈦製之遮蓋層54。在基本層50中,中間層52及遮蓋 層54以上述順序及圖6中詳述之方法錢鑛。 … ''中词—層152包含在下方區域B1及B2中之氮化鈦及鈦混合— 物鈦之比例在區域B1及B2中增加,自基本層50開始,在接近區 域B2之B3接近100%。同樣,氮化鈦之比例自1〇〇%降至⑽。在區 域B1及B2之中央之鈦比例分別為60%及90%。在區域B3上方之區 域B4中鈦比例亦為1〇〇%。區域及B2有相同之厚度趴為 0. 5um,故中間層52之總厚度為D2為2nm。範例實施例之基本層 50之厚度D3為3nm。遮蓋層厚度D4為10nm。厚度D1-D4與堆疊 方向R中各層程度有關,其中之層50-54堆疊於一個在另一個之 上及與半導體基板表面成直角。 圖5顯示用來引進黏接促進層32之滅艘室1〇〇。容器1〇2有 一氣體入口 104其氣體出口 106。容器尚包含一鈦製之濺鍍目標 108作為陰極1〇7,及一晶圓支撑器no及作為陽極1〇9。該晶圓' 支撐器110載負·一晶圓112 ’為一8P于晶圓(1时=2 5. 4mm)。該激 鍍目標108之直徑與晶圓相同。 濺鑛室100適於方向性錢鑛,因為藏鑛目標1〇8及晶圓112 間之距離與非方向性濺鍍之濺鍍室比較已大幅增加為四至五 個因數。因此’範例實施例中距離A為25cm。在自晶圓112中心 之P點之連接線向濺鍍目標108之邊緣,標準N至晶圓112之主表 面間’有一角度W,在方向性濺鍍情況下,該角度小於45 〇, 特別小於30 〇。 但,方向性滅鍵亦可由大距離A以外之其他方式達成或改 進,即降低減鑛室100内之壓力至丨_2毫托,或在濺鍍期間用適 當之偏壓。其他方法亦可導致方向性賤鑛,如: 利用應用材料公司之IPM(離子化金屬電漿)方法, 利用應用材料公司之Sip(自我離子化電漿)方法, 利用-Triton公司之先進高填充方法, .—— 利用Trikon公司之超高填充方法, 或利用具有準直儀之較舊濺鑛。 因此,方向性濺鍍可以小於45 〇或小於30 〇角w之非方向 性濺鍍區別’或以其他與接觸孔2〇内部,外部之層厚度比值相 關之小角度W之方式達成相同效應。 圖6顯示在黏接促進層32產生期間實施之方法步驟。該方 法開始於步驟150。在步驟152時,該濺鍍目標1〇8插入濺鍍室 100 ’以便利用其作為複數個濺鍍程序。濺鍍目標1〇8包含一鈦 層153由純欽所製。 在隨後之方法步驟154中,氮氣被導入濺鍍室1〇〇。氮氣 使反應鈦層153氮化。一薄氮化鈦層157於是在鈦層153表面上 產生》 在氮化之後,在方法步驟158,氮之供應被中斷,在濺鍍 室100内所含氮由吸收所摘取。在次一方法步驟106中,晶圓112 固定在濺鍍室内之晶圓支撐器110之上。 在次一步驟162中’一保護性氣體氬被導入濺鍍室wo。 在形成之氬大氣中’濺鍍在方法步驟164開始,基本層50被沉 積在晶圓112上。如氮化鈦層丨57之最後部分,於是鈦化層153 之部分被濺鍵掉’於是中間層52同樣在氬大氣下構成。 在方法步驟166 ’中間層52沉積後,除保護性氣體外或非 保護性氣體’氮被導錢難謂。該濺鑛此時可被中斷,以 便產生可再生層。在方法步驟168巾’雜將麟:電漿再繼續, 遮蓋層54於7C構成。在方法步驟17Q,如遮蓋層54及黏接促進 層32已達到其預定厚度時即中止。 不改變濺鍍目標1〇8 ’所述之方法連續實施數次。 、稱後’在不同錢鑛室中,鶴被導入接觸孔,該孔已與黏 接促進層32對齊。之後’積體電路裝置1()之另_金屬層於是產 生0 【圖式簡單說明】 鲁 第1圖顯示積體電路裝置之介電層。 第2圖顯示蝕刻入介電層之接觸孔。 第3圖顯示根據-變體將安排在接觸孔中之黏接促進層。 第4圖顯示引進接觸孔中之部分黏接促進層。 第5圖顯示用以引_驗進層之麟室。 第6圖顯示在產錄接促進層_實施之方法步驟。 【主要元件符號說明】 10 電路裝置 14 連接部分 18 介電層 22 下表面 A1-A3 距離 30 中央區 40 氮化敛層 50 基本層 12 金屬層 16 反反射層 20 接觸孔 24 接觸孔底部 26,28 接觸孔底部 32 黏接促進層 42 氮化鋁層 52 中間層
12 1322482 54 遮蓋層 B1-B4 遮蓋層區域 D1-D4 厚度 R 堆疊方向 100 濺鍍室 102 容器 104 氣體入口 106 氣體出口 107 陰極 108 濺鍍目標 109 陽極 110 晶圓支撐器 112 晶圓 A 距離 P 點 W 角 N 標準線 150 開始 152 濺鍍室之鈦目標 153 鈦層 154 引入氮 156 目標11化 157 氮化鈥層 158 去除氮 160 引進晶圓 162 引進氬氣 164 濺鍍 166 引進氮氣 168 再度濺鍍 170 終止 13

Claims (1)

1322482 鳴 . I邗·”月,修(更㈣ 十、申請皂利範圍:1——™™™] 1.-種填充-接觸孔(2G)之方法,其中—基本層⑽在保護氣體 下沉積在至少-接觸孔(20)中,該基本層包含一氮化物為主成 分,並使氣體氮遠離接觸孔(2〇)之底部(24),在基本層(5〇)沉 積後,-遮蓋層(54)在氮氣體下沉積在接觸孔(2〇)内,該遮蓋 層包含氮為主要成分,其中該遮蓋層(54)在接觸孔之底部⑵) 有一小於20nm之厚度(D4)。 2. 如申請專娜圍第丨奴方法,其親為絲本層⑽及/或遮 蓋層(54)以方向性濺鍍沉積。 3. 如申請專職賺項之方法,其特徵為在基本層⑽沉積後及 遮蓋層(54)沉積前中間層⑽較佳以方向性繼沉積在接 觸孔⑽内’該中間層包含無氣主要成分。 4. 如申請專利範圍第3項之方法,其特徵為中間層⑽之至少一區 域(B3,B4)在保護氣體下自無氮之濺鐘目標(卿之表面沉積。 5. 如申請專利範圍第3項之方法,其特徵為用於基本層⑽贿之 濺鍍目標表面_錢氣體下在基本層⑽沉積前氮氣化。 6. 如申請專利範_項之方法,其特徵為該基本層⑽及遮蓋層 ()車X佳及中間層(52) ’係使用相同之麟目標(1⑻產生。 7. 如申^細_2奴妓,其特縣在_⑽沉積後及 :θ( 積别,—+間層(52)較佳以方向性麟沉積在接 觸孔⑽内,該中間層包含無氮主要成分。 8. 如申請專利範嶋項之方法,其特徵糊層⑽之至少-區 14 1322482 _ ♦ « 域(B3,B4)在保護氣體下自無氮之錢鍍目標〇〇8)之表面沉積。 9.如申请專利範圍第7項之方法,其特徵為用於基本層⑽減鐘之 滅鍍目標表面(157)在氮缝τ在基本層⑽)沉财氮氣化。 .10.如申晴專利範圍第7項之方法,其特徵為該基本層⑽及遮蓋 層(54)較仏及中間層⑽,係使用相同之減錢目標(⑽)產生。 11. 如申4專利範圍第1項之方法,其特徵為制孔⑽導入介電 層(18)直到-導電連接部分〇4),及該連接部分(⑷較佳包含 銘或紹合金為主要成分。 g 12. 如申請專利範圍第11項之方法,其特徵為複數個接觸孔⑽同 時钱刻進人介電層⑽,—導電輔助層〇6),較佳為反反射層, 安排在介賴赌料⑽錢接部分⑽⑽,及該獅層⑽ 用來在餘刻期間作為停止層,然而在介電層之較薄位置及/或具 較高钱刻率之位置貫穿輔助層⑽亦可接受。 、 13.如申請專利範圍第1項之方法’其特徵為在沉積遮蓋層⑽之 後,-接觸孔填充較佳在六氟化鶴之下沉積於接觸孔⑽中,鲁 該接觸孔填充包含鎢為主要成分。 如申請專利範圍綱之方法,其中該厚細)小於1〇咖。 15. 如申請專利範圍第3項或第7項之方法,其特徵為基本層⑽愈 中間層⑽在接觸孔之底部⑽有—小於5咖之厚細,D3), 特別是小於3nm。 16. 如申請專利翻第1項之方法,其特徵為接觸孔⑽有-餘 15 J 小於1咖,較佳約0.5咖,及/或該接觸孔⑽有一深度大於 500nm,較佳為大於lum。 17.如申π專利範圍第3項或第7項之方法’其特徵為基本層⑽及 /或遮蓋層(54)包含祕鈦魏化Μ為主要成分,及/或該中間 層(52)包含鈦或組為主要成分。 18· -種積體電路裝置(1〇) ’具有至少—接觸孔⑽),其中安排有 基本層(50)及遮蓋層(54),基本層(5〇)包含氮為主成分,其已 在保護氣體下沉積,以及遮蓋層(54)包含氮為主成分,其已在 氣體氮下沉積,其中該遮蓋層(54)在接觸孔之底部(24)有一小 於20nm之厚度(D4)。 19·如申請專利範圍第18項之電路裝置(1〇),其特徵為一中間層 (52)安排於基本層(50)與遮蓋層(54)之間,該中間層包含無I 主要成分。
16
TW092105724A 2002-04-29 2003-03-14 Method for filling a contact hole and integrated circuit arrangememnt with contact hole TWI322482B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10219115A DE10219115A1 (de) 2002-04-29 2002-04-29 Verfahren zum Füllen eines Kontaktlochs und integrierte Schaltungsanordnung mit Kontaktloch

Publications (2)

Publication Number Publication Date
TW200305974A TW200305974A (en) 2003-11-01
TWI322482B true TWI322482B (en) 2010-03-21

Family

ID=29224876

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092105724A TWI322482B (en) 2002-04-29 2003-03-14 Method for filling a contact hole and integrated circuit arrangememnt with contact hole

Country Status (7)

Country Link
US (2) US7390737B2 (zh)
EP (1) EP1500133A1 (zh)
JP (1) JP3950889B2 (zh)
CN (1) CN100419994C (zh)
DE (1) DE10219115A1 (zh)
TW (1) TWI322482B (zh)
WO (1) WO2003094225A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004860B4 (de) * 2007-01-31 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Kupfer-basierten Metallisierungsschicht mit einer leitenden Deckschicht durch ein verbessertes Integrationsschema
US10975464B2 (en) * 2018-04-09 2021-04-13 International Business Machines Corporation Hard mask films with graded vertical concentration formed using reactive sputtering in a radio frequency deposition chamber

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4121572C1 (zh) * 1991-06-29 1992-12-03 Fa. Ernst Siegling, 3000 Hannover, De
EP0598422B1 (en) * 1992-10-15 2000-09-13 Koninklijke Philips Electronics N.V. Method of forming a Ti and a TiN layer on a semiconductor body by a sputtering process, comprising an additional step of cleaning the target
US5358901A (en) * 1993-03-01 1994-10-25 Motorola, Inc. Process for forming an intermetallic layer
JP3216345B2 (ja) * 1993-04-06 2001-10-09 ソニー株式会社 半導体装置及びその作製方法
JP3401843B2 (ja) * 1993-06-21 2003-04-28 ソニー株式会社 半導体装置における多層配線の形成方法
KR950015602A (ko) * 1993-11-22 1995-06-17 모리시다 요이치 반도체 장치의 제조방법
IL113882A0 (en) * 1994-06-03 1995-08-31 Varian Associates Tin deposition method
JPH08107087A (ja) * 1994-10-06 1996-04-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
DE69625265T2 (de) * 1995-03-28 2003-09-04 Texas Instruments Inc Halbleiterstrukturen
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
DE69703851T2 (de) * 1996-02-26 2001-04-26 Applied Materials Inc Barriereschichten aus Titannitrid
JPH10125627A (ja) * 1996-10-24 1998-05-15 Fujitsu Ltd 半導体装置の製造方法および高融点金属ナイトライド膜の形成方法
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US6028003A (en) * 1997-07-03 2000-02-22 Motorola, Inc. Method of forming an interconnect structure with a graded composition using a nitrided target
US5985759A (en) * 1998-02-24 1999-11-16 Applied Materials, Inc. Oxygen enhancement of ion metal plasma (IMP) sputter deposited barrier layers
WO1999053114A1 (en) * 1998-04-10 1999-10-21 Applied Materials, Inc. Continuous process for sputtering tantalum nitride films
KR100331545B1 (ko) * 1998-07-22 2002-04-06 윤종용 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법
US6410986B1 (en) * 1998-12-22 2002-06-25 Agere Systems Guardian Corp. Multi-layered titanium nitride barrier structure
US6316132B1 (en) * 1999-09-02 2001-11-13 Xilinx, Inc. Structure and method for preventing barrier failure
US6569751B1 (en) * 2000-07-17 2003-05-27 Lsi Logic Corporation Low via resistance system

Also Published As

Publication number Publication date
CN100419994C (zh) 2008-09-17
DE10219115A1 (de) 2003-11-13
US7390737B2 (en) 2008-06-24
JP3950889B2 (ja) 2007-08-01
CN1650418A (zh) 2005-08-03
US7825510B2 (en) 2010-11-02
WO2003094225A1 (de) 2003-11-13
US20060024946A1 (en) 2006-02-02
JP2005528785A (ja) 2005-09-22
US20080136032A1 (en) 2008-06-12
TW200305974A (en) 2003-11-01
EP1500133A1 (de) 2005-01-26

Similar Documents

Publication Publication Date Title
TWI360181B (en) Semiconductor device and fabrication method thereo
JP4812512B2 (ja) 半導体装置の製造方法
JP5534759B2 (ja) ダメージフリー被覆刻設堆積法
KR100886305B1 (ko) 반도체 장치 및 그 제조 방법
US6943111B2 (en) Barrier free copper interconnect by multi-layer copper seed
TWI302336B (en) Semiconductor structure
US6169024B1 (en) Process to manufacture continuous metal interconnects
TW200947559A (en) Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer
US8105936B2 (en) Methods for forming dielectric interconnect structures
TW200529360A (en) Copper dual damascene and fabrication method thereof
US7615489B1 (en) Method for forming metal interconnects and reducing metal seed layer overhang
JP2005203476A (ja) 半導体装置の配線構造及びその製造方法
US8431463B2 (en) Capacitor contact formed concurrently with bond pad metallization
TWI280634B (en) Method of forming wiring structure and semiconductor device
US8039390B2 (en) Method of manufacturing semiconductor device
TWI225684B (en) Method of improving a barrier layer in a via or contact opening
JP3408463B2 (ja) 半導体装置の製造方法
TWI322482B (en) Method for filling a contact hole and integrated circuit arrangememnt with contact hole
TWI274629B (en) Method of reducing pattern effect in CMP process, method of eliminating dishing phenomena after CMP process, and method of CMP rework
JP2001053077A (ja) 半導体集積回路装置およびその製造方法
JP4084201B2 (ja) アルミニウム金属配線形成方法
TWI437664B (zh) 用於製造積體電路元件以增加完善性、性能和可靠性的高產出和高效能方法
US7524749B2 (en) Metallization method of semiconductor device
CN113224002B (zh) 通孔的制造方法
JP2008042199A (ja) 半導体素子及びその製造方法

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent