TWI320931B

TWI320931B - Method and apparatus for programming multi-level cell memory array

Info

Publication number: TWI320931B
Application number: TW096105146A
Authority: TW
Inventors: Chun Jen Huang; Chung Kuang Chen; Hsin Yi Ho
Original assignee: Macronix Int Co Ltd
Priority date: 2007-02-01
Filing date: 2007-02-12
Publication date: 2010-02-21
Also published as: CN101236786B; US7397705B1; TW200834590A; CN101236786A

Description

1320931 九、發明說明：【發明所屬之技術領域】本發明係關於採用多階記憶胞（Multi-level cells，MLCs)的 5己憶裝置，尤其係關於在雙側電荷捕捉記憶胞中，程式化電荷捕捉位置之方法。【先前技術】習知快閃記憶胞儲存電荷於一浮動閘極上(通常為摻雜之多晶矽），由此儲存之電荷改變記憶胞之臨界電壓(Vth)。在讀取操作中’施加讀取電壓至記憶胞的閘極，#由記憶胞是否開啟的狀態(例如是否傳導電流），來顯示該記憶胞的程式化狀態。舉例來說，在讀取操作期間引發電流的記憶胞可設定為”广 7位值’而在讀取操作期間未引發電流的記憶胞可設定為的數位值。自該浮動閘極加入或移除電荷，可以程式化或抹除該記憶胞，亦即將該已儲存值自i改變至〇。有—種記紐捉結構，例如—層轉體之氮化而非在浮動閘極元件中所使用的傳導閘極材料^程式化姑=捕捉讀胞時，電荷即被捕捉，科會通過非傳導層。直到胞之前，電荷均會留存於電制捉層，而在未持續施加 ίΞΐΐΓί持資料狀態。電荷捕捉記憶胞亦可以雙側記憶胞荷二峰電荷未_非料電荷她層，因此電可了局邛化存在於不同的電荷捕捉位置上。㈣,ί胞1電荷捕捉記缝100的截面圖。雙侧電荷捕捉/，於『此以左電荷捕捉位置108與右電荷捕代表。左』*『右』僅供討論與舉例方便之用。記憶胞100的各個電荷捕捉位置可程式化為多個階階。舉例而言，左電荷捕捉位置可程式化為L〇、u ^的，何一階中的任何—階，而右電荷敵位置射程式化心、3四 L3中的任何一階（見第1B圖）。各電荷捕捉位置的程式、 Π ^ 01 ^ 〇〇; ^ 10 ；亦可扣派其他數值作為多個程式化階層的數值。雙側電荷捕捉記憶胞100具有間極電極1〇2、第層104、具有該第-⑷電荷捕捉位置1〇8與該第電荇捕捉位置U0的電荷捕捉層106、以及第二介電絕緣層112 技術中’電荷捕捉把憶胞為非揮發記憶元件中所週知的，此略其詳細5兒明、記憶胞結構與記憶胞材料之内容。雙侧電荷捕捉記憶胞100係製作於基材114之上，例如可為矽晶圓或其他半導體，同時其具有源極/没極區域116、118❶在元件終端施加偏壓，即可由電荷捕捉位置108與110之中將電荷移轉或移除。記憶胞之電荷捕捉結構所儲存的資料值，可利用施加於閘極電極102的讀取電壓讀取，或者藉由感測源極/沒極區域 116、118之間的電流來讀取。源極/汲極區域究以源極型態或者汲極型態運作，取決於偏壓條件，因此這些實體結構將以『源極/沒極區域』之方式表示，以利討論。雙側電荷捕捉記憶胞可在第一與第二電荷捕捉位置108、n〇中程式化為不同階層。換句話說，左電荷捕捉位置108與右電荷捕捉位置110係程式化為不同的階層（資料數值）。習知技術已深入探討雙侧電荷捕捉記憶胞程式化與讀取之技術，故就此省略其詳細内容之敘述。第1B圖顯示具有電荷捕捉記憶胞之MLC陣列的記憶胞分佈對應讀取電壓(Vt)。電荷捕捉記憶胞具有四個階層，L0為抹除狀 f ’L1、L2、與L3則為程式化階層；在程式化階層中，移轉到電何捕捉記憶胞之電荷捕捉位置的電荷逐漸增加，*此增加各個相繼階層的Vt值。電荷捕捉記憶胞中的位置，通常先利用第一程式化技術，私式化為初步程式驗證值（pV1，，pV2，，pv3，），隨後再利用第二程式化技術，將記憶胞程式化為最終程式驗證值 (PV1’PV2，PV3)°帛二程式化技術通常可处準確祕制Vt階 ^ ’ ΐ可在程式化階層之間，造成較狹窄的Vt分佈以及較寬廣的讀取窗口（e.g. RW12,娜23)。為便利『讀取』之操作，必須創造較寬廣的讀取窗口。數值華，⑻，1G隨意地分配至程式化階層 L0，L1^L2，L3’频供麻與討論之帛。在賴電荷雛記憶胞中，各電荷捕餘置均可作為—多階位置。此即表示，左電荷儲存位置可獨立於右電荷儲存位置之外，程式化為多個階層，而反之狹。若電荷捕捉記憶胞的左右電荷捕捉位置(參見第1A圖，編號 108、110)均可獨立地被程式化或讀取，則在電荷捕捉位置之間就會產生通常稱為『相鄰效應』的交互作用。相鄰效應，基本上是由於電荷捕餘置的程式化值’以朗以達到程式化值的程式化偏壓，二者會影響其他電荷捕捉位置，以致在相鄰位置中造成臨界電壓Vt變動。在程式化雙側電荷捕捉記憶元件時，存有減少相鄰效應之需求。【發明内容】一種在電荷捕捉多階記憶胞之陣列上操作一選定記憶胞的方法，其中該選定記憶胞包含至少二個電荷捕捉位置，通常稱為記憶胞中的左電荷捕捉位置與右電荷捕捉位置，各電荷捕捉位置可程式化為至少四個臨界電壓階層。上述至少四個臨界階層個別代 1320931 表第一最低臨界狀態、第二與第三中間臨界狀態、與第四最高臨界狀態。在上述第一程式化程序中，將電荷捕捉位置的最高臨界狀態程式化為最終程式驗證數值（PV3)，可藉由阻隔該最高臨界狀態在第二程式化程序的偏壓，降低相鄰效應。依據本發明之一種實施例，該方法包含程式化第一電荷捕捉位置成為程式化狀態，依據程式化之資料，其可為左位置或者右位置，舉例而言，該程式化狀態可為中間臨界狀態之一，其係對

應於較低臨界階層範圍’並採用一第一程式化序列；以及程式化第二電荷捕捉位置為程式化狀態，舉例而言其係對應於最高臨界狀態的較高臨界階層範圍，並採用一第二程式化序列。程式化序列包含一個雙階程序，包含利用一第一程式化機制，其可將第一電荷捕捉位置的臨界電壓數值，設定低於較低階層臨界電壓範，，同時利用一第二程式化機制，將第一電荷捕捉位置的臨界電壓值，δ又疋在較低階層臨界電壓範圍之内。應用於第-雷許位置的第二程式化序列，包含利用-第—程式化機首先應用於第一程式化機制的程式化機制相同或不同），其可將第二電荷捕捉位置邮界f雖，奴在較高騎臨界電壓範圍之内。第二程式化序列第二程式化卿（其可與先前第二步驟應用於第-程式化序列的程式化機制_或不同），惟僅在利用第一程式化機制後的驗證程序顯示有必要時才會進行。因此，該方係在利用第—程式化機制將第二電荷捕“ 置私式化的t驟之後，檢查第二電荷敝位置的臨界電壓是否位於目標的較高p冑層臨界縣範H絲界電階瓣讎H騎壓值設定在較高階層臨界電壓範圍之内。一』將l界電因此，程式化序列可進行二階段程序，其中第-階段並非將 1320931 目標設在最終臨界電壓範圍之内；而第二程式化序浙將程式化序列的第一階段，設定至最終臨界電壓範圍之内。前開技術卜第-程式化鋪包含依據偏壓安觀加一序列脈衝，該驗鋪可造成電荷的相對高階層，關用各脈衝將之導入電荷捕捉位置，藉以快速會聚至目標臨界值；第二程式化機制包含依據偏駐獅加-相崎，該健賴可在各脈衝之中造成較少的電荷移轉’以在最終臨界縣巾造成更緊密的臨界電壓分佈。捕捉位置巾的臨界數值，係在减化機制各脈衝之間， ^用驗證電位讀取記憶絲進行驗證。繼電位之設計，係稍微 :於ΐ常操2下讀取捕捉位置的電位，以如習知技術提供感應邊 I。因此’前開技術中，第-程式化機制利用低於目標的初步驗證電位，職捉位置程式化至較⑽層臨界範圍，同時利用最終 =‘驗€電位’將捕捉位置程式化為較高階層臨界範圍。第二程機制麵有雛位置上均以最終目標驗證電轉作。由此， :化為較向階層臨界賴範_她位置，係在第_程式化機式化為（或近於）最終目標臨界電壓範圍（在臨界電壓可 ^_)，而程式化為較低階層臨界電壓範圍的捕捉位置，則式化機制中程式化為低於目標範圍的階層。由此，程式機制φΐ臨界階層的捕捉位置，通常不需要進-步在第二程式化于程式化。由於稱為相鄰位元效應的臨界電壓干擾，在程式化為最高臨界階層的電制捉位置最為賴，因此或去胞之捕捉位置程式化為最高階層臨界賴範圍，減低一肩除第二程式化機制造成的干擾。介Αΐ程式化操作中’陣列中的捕捉位置可特性化為包含：程式匕為t中間臨界電懸_第—複數電荷捕捉位置，程式化為 B臨界電壓範圍的第二複數電荷雛位置，以及程式化為

S 1320931 f高臨界電壓範圍的第三複數電荷捕捉位置。在-特定實施例中，於第-程式化機_的字元線電壓固定，而第―複數，置的第-位元線電壓、第二複數電荷捕捉位^ ^元，、與第三複數電荷捕捉位置的第三位元線電顧時階梯$ 猎以將電#移轉至第-、第二、與第三複數電荷敝位置中。第以而 j式化機制中’第-複數電荷捕捉位置的第—位猶電壓， ^第-複數電4捕捉位置的至少—個第二位元線電壓為固定第^複數電荷捕捉位置與第二複數贿敝位置的字元線電壓被 2梯化，以在必要情況下，將電荷㈣至第—複數位元第數位元、以及第三複數位元。在-特定實施射’在第-程式化_位元線雜的各階之後’第-複數電荷捕捉位置驗證為初步第—程式驗證階層，第二複數電荷捕捉位置驗證為初步第二程式驗證階層，而第三複數電荷捕捉位置驗證為最終帛三程式驗鄭⑽。在第二程式化機制中字元線電壓各階之後，第一複數電荷捕捉位置驗證為最終第一程式驗證階層，第二複數電荷捕捉位置驗證為最終第二程式驗證階層，而第二複數電荷捕捉位置驗證為最終第三程式驗證階層。本發明亦揭露一種積體電路，其具有記憶陣列，包含雙側電荷捕捉記憶胞，記憶胞内含電荷捕捉位置與控制邏輯，邏輯内又包含第一程式驗證邏輯與第二程式驗證邏輯。第一程式驗證邏輯之設定，可利用第一程式化機制，程式化第一複數電荷捕捉位置第一初步程式化階層、程式化第二複數電荷捕捉位置為第二初步程式化階層、亦可程式化第三複數電荷捕捉位置為第三最f程& 化階層。第二程式驗證邏輯之設定’可在第一程式驗證邏之後，利用第二程式化機制，程式化第一複數電荷捕捉位置^第一最終程式階層，並程式化第二複數電荷捕捉位置為第二最^程

10 1320931 式化階層。在另—實施例中用第二程式化機㈣，驗證第二^驗證邏輯之設定，更可利化階層L ’·此外，若第三複數_ ^捕捉位置為第三最終程式通過驗證，村將之程式化騎位置t的電荷捕捉位置未、、、ς 皆層。本發明其他目的與優點，可夂請專利範圍之介紹。 > ·、、、下列圖式、實施方式、與申

【實施方式】以下將參照第2A圖至第8阆^ 荷捕捉記⑽狀技術。圖’ _朗本剌之雙側電在雙側電荷捕捉記憶胞中，一雷片後再程式化ϋ荷捕捉位置電立置優先程式化，隨故’ ®為記_終端會域烟狀況施加記憶胞中m電荷她位置被的祕。在某些解為該階層包含該階層的臨界電壓範圍)。以=

，，階層，而第二電荷捕捉位置程式化為同樣的：位J ’第-與第二電荷捕捉位置係程式化為不同的階層，而盆中一者之階層較向。如此，轉移到電荷捕捉層之—部分 Ϊ轉移至另—部份者更多。#電荷她層的位置程式化為不同階層（資料數值）時，即會增加相鄰效應。相鄰效應是由電荷捕捉層（以SiN為典型）中的區域電子被捕捉於其中所造成。被捕捉於電荷捕捉層之一位置的電荷，影響另一位置的臨界電壓。相鄰效應在短閘極元件中尤其顯^ 相較於閘極較為寬廣的元件，短閘極元件的第一與電荷捕^ 位置距離較近。 ° 丄J丄當程式化具有雙側電荷捕捉記憶胞的記憶陣列時 ^荷捕捉位置雜式化階層，會高於第二€翻捉位，車3電荷至該位置)。在另-種情況中，第—電荷捕捉位二 1 f ^層’會低於第二電何捕捉位置。第—位置與第二位置捉到的電荷差異越大，相鄰效應越顯著，而與第一位置的電荷差異較小而成遞減。此即表示，在雙侧 ^ ^ 的一個位置具有最低階層，㈣-位置具有最高階層時捉= 應最為顯著。效

同樣地，較高程式化階層(較高Vth)會造成較為顯著的相鄰應。舉例而言，在一雙側電荷捕捉記憶胞中，各個位置可以具四個程式化階級（LG、U、L2、與L3，其中L3為最高的程^ Pf級(捕捉衫電子)），電荷敵記㈣的—個储捕捉位置程式化為L3階層，其將在柳雙觸荷敵記憶胞的電荷捕捉位置上’顯現最明顯的相鄰效應。

為在上述實施例中有效地程式化電荷捕捉記憶陣列，即採用第一程式化機制快速程式化記憶陣列中的電荷捕捉記憶胞，使之成為初步程式驗證（PV’）值’其係低於程式化狀態目標臨界範圍；其後進行第二程式化機制，以微調Vt，藉之程式化電荷捕捉記憶胞至其最終程式驗證（PV)值，以確保記憶胞之臨界值落在程式化狀態的目標臨界範圍之内。舉例而言，第一程式化機制第一與第二序列的較佳實施例，字元線偏壓為固定，而汲極偏壓為階梯狀；而在第二程式化機制的第一與第二序列較佳實施例中，位元線電壓依據該電荷捕捉位置所需的程式化階層而固定，字元線偏壓則為階梯狀。若未達到所需的程式化階層，位元線電壓即會改變’而字元線偏壓再度成為階梯狀。通常而言，各記憶胞之程式化階層係在各機制的電壓階段之後驗證，或者可在施加電荷脈衝 S ) 12 之則驗證個記憶胞的程式化階層。通常情況下’程式化階層係在各個脈衝之間驗證’若記憶胞通過程式驗證，即可被遮罩，而無須進行下一步程式化。類似的技術亦可用於程式化雙側電荷捕捉記憶胞的個別位置。在雙側電荷捕捉記憶胞中，左右位置係在不同的時間被程式化’因為二者共享字元線與位元線，並且具有不同的偏壓安排。程式化兩側的時間可任意決定，因此可為連續，亦可為非連續。第2A圖顯示習知程式化的雙侧電荷捕捉記憶陣列，經過第一程式化機制後的記憶胞分佈對應vt ,以顯示相鄰效應。分佈 200、204、208代表記憶陣列之雙侧電荷捕捉記憶胞中第一程式化位置的Vt，而第一程式化機制已先將之程式化為初步第三程式化 P皆層PV3’。利贿層3分佈作為例示，因為在此情況下造成的相鄰效應最為顯著。相鄰效制時會產生於喊化為L2(相鄰位置 L1或L0)的位置以及程式化為u(相鄰位置為[〇)的位置。 /刀佈202、206、210顯示雙側電荷捕捉記憶胞第二程式化伯置的Vt ’ 財倾制已經先侧狀程疏為初 PV2：; " 、216代表雙侧電荷捕捉記憶胞，程式化j：相鄰位置後^電荷捕捉位置的新vt分佈。原始分佈2〇〇、2〇4、^ rf式化機制後的相鄰效應。由於第三階層首先置至第—階層2G2會將第一程式化位置的置至刀第二佈i〇〇位移至分佈212。類似地，程式化相鄰位位移至^ ^ t 程式化位料^分佈城始分佈204 鄰電荷捕捉位置程式化至第—階層時，位鄰位置程式化至最低_ 式時未日加任何電荷)並不會影響第三階層的程式化，但會 1320931 受到相鄰階層三位置208的影響位移至216。第2B圖顯示第2A圖經過第二程式化機制後，記憶陣列中記憶胞分佈對應Vt。在第二程式化機制中，各個位置程式化為其最終數值PV卜PV2、或PV3 ’或留在起始(抹除)位階l〇。最終pv 值高於初步值PV1’、PV2’、PV3,，表示額外電荷在第二程式化機制中，增加至LI、L2、與L3位置。分佈218、222、226表示記憶陣列中，雙側電荷捕捉記憶胞内的第一程式化位置Vt，其係經過第二程式化機制，將之轉為最終第三程式化階層PV3。分佈220、224代表雙側電荷捕捉記憶胞中的第二程式化位置之Vt，其係經過第二程式化機制，將之轉為最終第一程式化階層PV1與最終第二程式化階層PV2。初始(抹除) 階層L0未經調整。然而，L0位置216係受到相鄰位置226的最終L3程式化影響，同時移動至分佈234。虛線230、232、234代表雙側電荷捕捉記憶胞中，各個位置的新Vt分佈，其已將雙側電荷捕捉記憶胞的各個位置程式化為其最終數值。由第三階層原始分佈218、222的位移，可見第二程式化機制後的相鄰效應。比較第2B圖與第2A圖，可見第二程式化機制增加相鄰效應。相鄰效應所須之記憶系統設計，必須提供各階層較寬廣的臨界範圍，同時減低各臨界階層之間的空白（即讀取窗口，見第 1B 圖的 RW12、RW23)。第3A圖為記憶胞分佈對應Vt ’顯示習知程式化雙側電荷捕捉記憶陣列經過另一第一程式化機制後的相鄰效應。在此例中，雙侧電荷捕捉記憶胞的第二位置程式化為第三階層，而第一位置已經先被程式化為較低階層。因此，較晚程式化的相鄰位置拉動較早程式化位置的Vt分佈。 14 1320931 分佈202、206、210代表雙側電荷捕捉記憶胞中第一程式化位置的Vt，其係經過第一程式化機制將之轉換為初步第一程式化 1¾層PV1與初步第一程式化階層PV2’。未程式化(L0)位置係在初步階層L0’。分佈200、204、208代表雙側電荷捕捉記憶胞中第二程式化位置的Vt，其係經過第一程式化機制將之轉換為初步第三程式化階層PV3’。虛線236、238、24〇代表在將記憶胞的第二程式化位置程式化為第三初步程式化階層後，雙側電荷捕捉記憶胞中第一程式化位置的新Vt分佈。程式化雙側電荷捕捉記憶胞之第一位置後，再程式化第三初步階層，同時第一程式化位置202、 206、210的原始Vt分佈移動至分佈236、238、240。第3B圖顯示第3A圖經過第二程式化機制後的記憶胞分佈對應Vt。第二程式化機制中，各個位置程式化為最終數值pV1、pV2 或PV3。最終數值高於初步數值pvi’、PV2,、PV3’，表示第二程式化機制中，加入額外電荷至LI、L2、與L3位置。分佈220、224、240代表記憶陣列的雙側電荷捕捉記憶胞中，第一程式化電荷捕捉位置的Vt，其係經過第二程式化機制，將其轉為最終程式階層PV1、PV2。未程式化(先前抹除)位置240仍為第一程式化機制所造成的階層〇。分佈218、222、226代表雙側電荷捕捉記憶胞中第二程式化位置的Vt，其係經過第二程式化機制將之轉換為最終第三程式化階層PV3。虛線242、244、246代表雙側電荷捕捉記憶胞中第一程式化位置的Vt，其係將記憶胞相鄰位置轉換為其最終第三程式化階層PV3。由第一階層、第二階層與第〇階層的分佈220、224、240位移，可見第二程式化機制後的相鄰效應已經將第二程式化位置轉至第三階層。比較第3B圖與第3A圖’即知第二程式化機制增加相鄰效應。相鄰效應所需之記憶系統設計，需在各階層具有較寬 1320931 廣的臨界範圍，同時減低各臨界階層之間的空白（即讀取窗口，見第 1B 圖的 RW12、RW23)。

第4A圖為記憶胞分佈對應Vt，顯示雙側電荷捕捉記憶陣列，經過另一種實施例之第一程式化機制後的相鄰效應。分佈 400、404、408代表雙側電荷捕捉記憶胞中第二程式化位置與階層 0的Vt，其係經過第一程式化機制將之轉換為初步第一程式化階層PV1與初步第二程式化階層]pV2，。初始(抹除)階層L〇，位置未經程式化’但L0’位置416之Vt分佈被相鄰L3位置408所移動。虛線412、414、416代表雙側電荷捕捉記憶胞中程式化位置的新 Vt分佈，其已經將電荷捕捉記憶胞的相鄰位置程式化。由原始分佈400、404、410的位移，可見第一程式化機繼的相鄰效應。由於第三階層於第一程式化序列時首先完成最終程程式化階層PV3，程式化相鄰電荷捕捉位置至第一階層4〇2會將第一程式化L3位置的Vt分佈，由原始分佈4〇〇移動至位移分佈412。相類似地’程式化相鄰位置至第二階層.4〇6，會將第一程式化叫立置的vt分佈由原始分佈404移動至位移分佈414，此一位移較相 2置程式化至L1時更大（比較、412)。被程式化至最低階曰例如抹除狀態，在程式化之過程中未加入任何電荷）的相鄰 :置，不會影響第三階層vt分佈·，但會因相鄰第三階層位置 408而移動至416。，4B圖顯不第4A目依據本發明之一種實施例，經過第二程 T 列、，所得的記憶分佈對應Vt。在第二程式化機制中，L1與何捕捉位置私式化為其最終PV數值PV1與PV243位置在 T9 i圖的第一程式化序列中’程式化為其最終數值PV3。L1與 ^最終PV數值高於初步數值pvi，、m，，代表在第二程式化機制中，》又有增加額外電荷至L1與以位置。 1320931 分佈400、404、408代表記憶陣列的雙側電荷捕捉記憶胞中，第一程式化電荷捕捉位置的Vt，其係經過第二程式化機制。該分佈與第4A圖相同’因為第4A圖的第一程式化機制使用相同的最終程式化階層PV3，而非初步L3階層PV3,（比較第2A圖與第 2B圖）’同時在第二程式化機制中，未增加額外電荷至L3位置中。分佈420、424、416代表雙側電荷捕捉記憶胞中第二程式化位置的Vt，其係利用第二程式化機制，將其轉化為最終第一程式化階層PV1以及最終第二程式化階層PV2。虛線43〇、432代表雙側電荷捕捉記憶胞中各位置的新Vt分佈，其已將電荷捕捉記憶胞的相鄰位置程式化為其最終數值。由於第二程式化機制未增加額外電荷至L3位置408，因此利用第一程式化機制的階層〇分佈416，與第4A圖中的Vt分佈416相同。比較第4B圖與第2B圖，可見第4A圖與第4B圖的程式化技術，減低習知程式化技術中的相鄰效應。由此可依據本發明之一種實施例，設計記憶系統，使其在各階層上具有較窄的臨界範圍，同時增加各臨界階層之間的邊界（即讀取窗口）。第5A圖為記憶胞分佈對應Vt，顯示雙側電荷捕捉記憶陣列中的相鄰效應，其係利用依據本發明另一種實施例的第一程式化序列。在本例中，雙側電荷捕捉記憶胞的第二程式化位置，在第一程式化電荷捕捉位置4〇〇、404、408程式化為較低階層(L1，4〇2 f L2’406)後’程式化為第三階層。因此，第二程式化相鄰l3電荷捕捉位置拉動第一程式化位置的Vt分佈。分佈402、406代表雙側電荷捕捉記憶胞中第一程式化位置的 Vt ’其係_第—程式化機制’將其轉換為初步第—程式化階層 pvi，與初步第二程式化階層PV2,。初始（抹除）階層lg，位置未被程式化’但相鄰L3位置408將階層〇位置移動至％分佈416。分佈400、404、408代表雙侧電荷捕捉記憶胞t之第二程式化L3 位置的Vt ’其係糊第—程式化機制，將之轉換為第三程式化階 1 PV3。虛線436、438、416代表雙側電荷捕捉記憶胞經過第一私式化與L0位置的vt分佈，其已經將記憶胞的第二程式化位置，私式化為第三程式化階層L3。原始分佈的移動，顯示第一程式化機制後的相鄰效應。第5B圖顯示第5A圖記憶陣列依據本發明之另一種實施例，經過第二程式化序列所得的記憶分佈對應Vt。在第二程式化機制中’ L1與L2位置程式化為其最終數值pvi與pV2。第二程式化機制並未進一步程式化第三階層位置。最終pv值ρλπ、ρν2高於初步數值PV1’、PV2’，代表在第二程式化機制中，未有額外電荷增加至L1與L2位置。第二程式化機制中增加至li與L2位置的額外電荷，稍微拉動L3位置的Vt分佈。即是，分佈4〇〇被相鄰 L1位置420拉動至分佈442,而分佈404被相鄰L2位置424拉動至分佈444。分佈420、424、416代表記憶陣列中雙側電荷捕捉記憶胞第一程式化位置的Vt，其係利用第二程式化機制，將之轉換為最終程式化階層。由階層三位置原始分佈400、404的位移，可見第二程式化機制後的相鄰效應，將第二程式化位置帶到階層Li與L2。比較第5B圖與3B圖，可見第5A圖與第5B圖的程式化技術範例，可減低習知程式化技術的相鄰效應。如此，可讓依據本發明之一種實施例所設計的記憶系統，在各階層具有狹小的臨界範圍，同時增加各臨界階層之間的邊界（讀取窗口）。第6圖顯示依據本發明之一種實施例’操作雙側電荷捕捉記憶陣列的方法600流程圖。資料輸入至電荷捕捉記憶陣列(步驟 602)。記憶陣列之雙側電荷捕捉記憶胞，其中一側上的電荷捕捉位置係利用第-程式化機制（步驟6G4)進行程式化。程式化各個位置’包含增加電荷至雙側電荷捕捉記憶胞之電荷捕捉層上的電荷捕捉位置(例如，第1A圖的右11〇或左1〇8電荷捕捉位置卜在特定實施财，電荷捕捉位置為雙織拥捉記憶胞的第—程式化 ^置。在另—實施例中’電荷捕捉位置為雙侧電荷捕捉記憶胞的第二程式化位置。 …雙側電荷敝記，itm複數電荷捕捉位置，係程式化為第-初步程式化階層（例如PV1，），雙側電荷捕捉記憶胞的第二複數電荷捕捉位置，係程式化為第二初步程式化階層（例如 PV2’），而雙側電荷捕捉記憶胞的第三複數電荷捕捉位置，則程式化為最終程式化階層（例如pv3)，其中最終程式化階層高於第二初步程式讀層，㈣二初辣式化_又再高式化階層。在特定實施例中，第一程式化機制604包含搞合-電荷脈衝至階層-、階層二、與階層三位置（步驟6〇6)，驗證程式化階層 (例如至PV1’、PV2’、與pV3)(步驟6〇8)，同時重複步驟6〇6 與_(分支610)直到這些位置通過驗證（分支612)。換句話說，該記憶胞/位置係纟各個脈衝之後，會依據程式驗證階層來評估。一偏壓f數，如施加域程式化之電荷概織胞/位置的位元線電壓等’係會在電荷脈衝之間遞增(步驟611)。若電荷捕捉位置通過程式驗證’記憶胞/位置則不會再被選擇，而在第一程式化機制中不會另外加入電荷。 P遺後’第二程式化機制（步驟614)程式化雙側電荷捕捉記憶胞的多個位置。雙側電荷捕捉記憶胞的第一複數電荷捕捉位置」係程式'匕為第-最終程式化階層（例如ρνι)，而雙側電荷捕捉s己憶胞的第二複數電荷捕捉位置，係程式化為第二最終程式化 1320931 階層（例如PV2)。增加電荷（步驟615)至第一、第二、與第三複數電荷捕捉位置。增加電荷至第一與第二複數電荷捕捉位置，將第一程式化機制604形成的Vt階層PV1，與PV2,，轉化朝向為最終程式化驗證階層。第三複數電荷捕捉位置，在第一程式化機制中程式化為 PV3 層。第一程式化機制(步驟614)的第一電荷脈衝增加可忽略的電荷到這些位置，因為電荷捕捉位置被程式化得越高，在個脈衝之中可移轉的電荷數量就越低。任何增加至L3位詈的雷并於會增加Vt，但不會減損記憶裝置的運作，因為L3位置在L3的Vt分佈之上沒有讀取窗口。任何L3位置上的偶發電荷增加’實質上會增加L2的Vt分佈與L3的Vt分佈之間的讀取窗口。雙側電荷捕捉記憶胞的第-、第二、與第三複數電荷捕捉位置之程式化階層，驗證為第—最終程式化階層、第二最終程階層、與第三最終程式化階層（步驟616) ^，因為纖㈣的柳爾鮮— 任何電荷捕捉位置未充分程式化（分支618)，—偏壓條件 ’如字元線電壓等’即可被遞增(步驟620)並增加額外電荷 ¥ 置上」在大部分情況下，不需增加額外電荷至階層三位階層三位置係在第一程式化機制（步驟604)中驗證為最談位7 PV3。若電荷槪位置通過驗證（分支622)，則會罩。電荷捕捉位置經過程式化和驗證之後，此流程即告結束（步驟624)。捕极位發明之另—種實施例’第―、第二、與第三複數電荷性（被為其侧最終騎，若可通過驗證，職為非活等，即不能通過驗證，則—偏壓參數，如字元線賴 θ破遞增並增加額外電荷至這些位置上。重複此一操作，

20 S 1320931 直至所有位置均經過驗證為止。在操作電荷捕捉MLC記憶陣列之兩種程式化機制中，利用第一程式化機制，將階層三位置程式化至最終第三程式化階層，同時可讓雙側電荷捕捉記憶胞減低相鄰效應，並緊縮汛（程式化）分佈。藉由降低相鄰效應，可以造成寬廣的讀取窗口，促進圮裝置的運作。 °〜

第7A圖為依據本發明之一種實施例，所為的第一程式化機制時^圖範例。字元線電壓（WL)設為初始值(例如7V)，同時在第-程式化機獅作的過程巾維雜定。雙侧電荷捕捉記憶胞的位元線_電壓(VPPDs)，如刀始電壓定額逐步遞增。在特定實施例中，位元線每200奈秒增加5〇mv。

το:電堅中的各（增加）段落均會產生—電荷脈衝。電荷，捉位置係由各電舰衝之_驗證電壓來進行檢驗。程式化為 P白層的電荷捕捉位置係依據第一初步階層（例如，）進行檢驗’私式化為第二階層的電荷捕捉位置係依據第工初步階層（例 =:)進行驗證，而程式化為第三階層的電荷捕捉位置係依據第三，如Μ” C初步階層—、Μ、Μ。的數值， ^依據雙側電荷敝記憶胞電荷敝位置程式化的情況而改變。二Γ而I ’右電荷捕捉位置程式化為第—階層’該電荷捕捉位置你Μ。為起始。數個雙側電荷捕捉記憶體的電荷捕捉 Μ、’行程式化，然而，任何記憶胞每次都僅程式化其中一側。雙側電制捉記憶胞其中-面上，每鳥s，位元線電壓 ^ WPDS)L1、L2、與L3位置，逐步以5〇mV增加至最大番-祕4 max(例如7V)，並且依據適當的程式驗證階層驗證。若 ¥位置通過程式驗證，其位元線即不會被選擇(被遮罩），同 ' k不再被程式化。其他電荷槪位置賴程式化，直到所有位置均^缺為所需的_，麵財切私敗為止。壓，依據第-程二:，捕選= 兩#仏機制選擇设定為一階層。在胜中奋#九丨士電荷捕捉位置的位元線電壓程式化為一疋實施例中’ ^終位it線轉，即完成第—程式 ^nn 此即可避免位置上的過度充電荷去2GGmv °如減低電壓，若在PV3驗證(遮罩) 3s ’係在第一脈衝 τ (遲卓)之則細加電壓，則可將杯/fer鐘孩至L3位置的電荷將低至可以忽略的程度。，元線將設定為LV3階層’而L2位置的位奴層’以及L1位置的位元绫將机宗盔TV1tttba 4守又疋ALV2i^ LV2又大於LV卜線將°又疋為LV1 P白層’其中LV3大於LV2，在特壓在字元線逐步攀料保持恆定。在，疋實施例中’子疋線逐步由VCVPi論丨值升高至vcv^值， ;=m25Gmv°若電荷捕捉vt階層在字元線達到“允

時’未通過程式驗證，則位元線逐步變化，而字元線重新由vcvpinitial值逐步變化。在第二程式化機制中，第一最終程式化階層（PV1)用以驗證階層-電荷捕捉位置已經適當地程式化，而第二最終程式化階層（PV2)用已驗證階層二電荷捕捉位置已經適當地程式化，而最終第二程式嫌層（PV3)肋驗證階層三位置維持第—程式化機制中所獲得的程式化階層。此即第二程式化機制(pv3)中，L3位置的程式驗證階層與第一程式化機制(亦為pV3)L3位置的程式驗證階層相同，而此階層是一最終程式化層級。如參照第6圖所述，雖然L3位置通常不需在第二程式化機制中進一步程式化，但若 L3位置未能通過PV3，另一實施例亦包含在第二程式化機制中， 22 丄丄將額外電荷加入L3位置的動作。圖為依據本發明—種實施例的積 ^該频電路具有包含_储她記親（未侧顯示乂甘的°己憶陣列8〇2。該積體電路同時包含控制邏輯804， 2帝依據由資料輸入8%所接收之資料以程式化記憶陣列 802之電何捕捉位置至所選擇的階層。册f 包含第—程式驗證邏輯，其組態為依據資之資料’彻第—程式化機制（例如，見第6 ·、、〜04帛7Α圖）以選擇性地程式化記憶陣列8〇2中的電荷捕捉位置。在-應用範例中’電荷捕捉位置儲存之電荷，代表l〇、 L、L2、L3四個邏輯_之一。其中L〇為抹除階層，li、u、 ==表骑增加轉職荷她結财的紐。第―程式驗輯綱之運作與資料儲存位置_、812、814儲存的數值Μ，、相關其中PV1’為一初步第一程式化驗證階層(例如供捉位置)，PV2,為一初步第二程式化驗證階層（例如供何 )’而w則是—最終程式化驗證階層（例如供電何捕捉位置），而其係使用第_程式化機制。資料儲存位置 810、812、814 (以及下方818、剛，係顯示在控制邏輯綱之内’但亦可存在於積體電路咖的其他位置，甚至可以在晶片之外。在控制邏輯804進行第-程式驗證邏輯_，以分別程式化記憶陣列8G2中的電荷儲存位置L1、u、u為ρνι，、pv2,、〶階層進行之後’控制邏輯804進行第二程式驗證邏輯816。第二程式驗證邏輯816之運作，與資料儲存位置818、82()中儲存的數值m與PV2相關；其中PV1是最終第一程式驗證階層（例如電荷捕捉位置），PV2是最終第二程式驗職層（例如供以電崎捕捉位置），而數值PV3則儲存在資料儲存位置8M中。此及， 23 〈S ) 第-程式驗證邏輯808與第二程式驗證邏輯816 _ 數值PV3 ’料二料化卿，姉说 - 荷儲存位置為所需的階層（資料數值）。似之電本發明之祕實施織範例詳 .細僅作為範例，非用以限制專利之範圍。就熟知自可㈣依據下射請補範_相隨術進行修改與組合，【圖式簡單說明】 • 第1A圖為一雙側電荷捕捉元件100的剖面圖。第1B圖為習知MLC記憶陣列之記憶胞分佈對應％。 >第2A 為記憶胞分佈對應vt，顯示習知程式化雙側電荷捕捉讀胞記憶陣列經過第一程式化機制後的相鄰效應。第2B ®顯示第2A圖之記憶陣列經過第二程式化機制後，記憶胞之分佈對應Vt。第3A圖為記憶胞分佈對應vt，顯示習知程式化雙側電荷捕捉記憶陣列，經過另-個第一程式化機制之後的相鄰效應。第3B醜示第3A圖的記憶陣列_第二程式化機制後，記馨憶胞之分佈對應Vt。第4A圖為記憶胞分佈對應Vt，顯示雙側電荷捕捉記憶陣列’依據本發明之-種實施例經過第—程式化序列之後的相鄰效應。第4B圖顯示第4A圖的記憶陣列，依據本發明之一種實施例經過第二程式化序列後，記憶胞之分佈對應汛。第5A圖為記憶胞分佈對應vt，顯示雙側電荷捕捉記憶胞記憶陣列，依據本發明之一種實施例經過第一程式化序列後，記憶胞分佈對應Vt。第5B圖顯示第5A圖的記憶陣列，依據本發明之一種實施例 24 經過第二程式化序列後，記憶胞之第6圖為依據本發明之一種、7 Vt。元件的方法流程圖。榷實施例，彳呆作雙側電荷捕捉記憶第Μ圖為依據本發明之—種實施例，第一程式化機制的時序圖

【主要元件符號說明】 100 雙侧電荷捕捉記憶胞 102 閘極電極 104 第一介電絕緣層 106 電荷捕捉層 108 第一（左）電荷捕捉位置 110 第二（右）電荷捕捉位置 114 基材

序圖第7Β圖驗據本發明之1實_ H式化機制的時第8圖為依據本發明之—種實施例，積體電路的示意圖 116 源極區域 118 汲極區域 200、202、204、206、208、210、212、214、216、218、220、 222、224、226、230、232、234、236、238、240、242、244、 246、400、402、404'406、408'410'412、414、416、420、 424、430、432、436、438、442、444 位置分佈與電壓 Vt對應 600 方法流程圖 602、606、608、610、611、612、615、616、618、620、622、 624 步驟 25 1320931 604 第一程式化機制 614 第二程式化機制 800 積體電路 802 記憶陣列 804 控制邏輯 806 資料輸入 808 第一程式驗證邏輯 810、812、814、818、820 資料儲存位置 816 第二程式驗證邏輯 L0、L卜 L2、L3 位置 LY1 > LV2 ' LV3 階層 PV1，、PV2,、PV3，初步數值 PV卜 PV2、PV3 最終數值 RWi2 ' RW23 讀取窗口 BL、VPPD 位元線電壓 WL、VCVP 字元線電壓 ·· ， 26

Claims

ay.ii. 2 5^·- 年月日修正替換頁中華民國發明專利申請案第096105146號無劃線之申請專利範圍替換本中華民國98年11月％日送呈十、申請專利範圍： 1 甘二種在—電荷捕捉記憶胞陣列中操作-選定記憶胞的方法，、该選定記憶胞包含-第-電荷捕捉位置與一第二電荷捕捉位置，其可程式化為不_複數個臨界電壓，包括—較低階層臨界電壓與-較高階層臨界電壓，以代表程式化狀態，包含：

在該選^記憶财，_第-電翻捉位置程式化為一程式化狀態，其對應於雜低階層臨界電壓範圍，絲式化包含應用 —第一耘式化機制，其可將該第一電荷捕捉位置的一臨界電壓設疋在低於S亥較低臨界電壓範圍的階層，以及應用一第二程式化機制’其可將帛-電荷捕捉位置的該臨界賴設^於雜低階層臨界電壓範圍之内；以及在該選定記憶胞巾’ _第二電荷槪位置程式化為一程式化狀態，其對應於該較高階層臨界電壓範圍，該程式化包含應用一第一程式化機制，其可將第二電荷捕捉位置的一臨界電壓:設定於該較高階層臨界電壓範圍之内。 2. 如申請專利範圍第1項所述之方法，包含在應用該第一程式 φ 化機制，该第二電荷捕捉位置後，檢查該第二電荷捕捉位置的該臨界電壓是否位於該較高階層臨界電壓範圍之内，若否，則應用該第二程式化機制，其可將該第二電荷捕捉位置的該臨界電壓，設定在該較高階層臨界電壓範圍之内。 3. 如申請專利範圍第1項所述之方法，包含在該選定記憶胞中，於程式化該第一電荷捕捉位置前，程式化該第二電荷捕捉位置。 4.如申請專利範圍第1項所述之方法’其中用以程式化該第一 Γ λ 1 27 1320931 ^ << ' . * ·» 與該第二電荷捕捉位置的該第一程式化機制，包含依據一第一程式偏壓安排施加脈衝，以鶴-選定電荷她位置的該臨界電壓，以及檢查該臨界電壓的階層是否滿足—第一程式化驗證目若否’則反覆施加一脈衝並進行檢查，直到該選定電荷捕捉位置的該臨界電壓滿足該第一程式化驗證目標，或達到一最大重試次數為止；其更包含： ' / 利用δ亥第式化機制’以藉由將該第一程式化驗證目標設疋於低於5亥較低階層臨界電壓範圍之—數值，來程式化該第一電何捕捉位置5以及利用用以程式化s玄第二電荷捕捉位置的該第一程式化機制，藉由將该第一程式化驗證目標設定於該較高階層臨界電壓範圍内之一數值，來程式化該第二電荷捕捉位置。 5. 如申請專利範圍第4項所述之方法，其中該第—程式化機制的§玄第一程式化偏壓安排，包含固定一字元線電壓，以及在相繼的重複重試步驟中，將一第一位元線電壓階梯化上升。 6. 如申請專·圍第1項所述之方法，其中該第二程式化機制包含依據一第一程式化偏壓安排施加脈衝，以移動一選定電荷捕捉位置的一臨界電壓，以及檢查該臨界電壓的階層是否符合二第二程式化驗證目標，若否，則重複重試施加脈衝並進行檢查，直到該選定電荷捕捉位置的該臨界電壓滿足該第二程式化^證目標，或達到一最高重試次數；以及更包含：利用δ亥第一程式化機制，將該第二程式化驗證目標設定在該較低階層臨界電壓範圍内之一數值，以程式化該第一電荷捕捉= 置。 28 年月日修正替換 7. 如申請專利範圍第6項所述之方法，其中該第二程式化機制的該第二程式化偏壓安排，包含固定一位元線電壓，以及在相繼的重複重試步驟中’將一字元線電壓階梯化上升。 8. 如申請專利範圍第2項所述之方法’其中該第二程式化機制包含依據一第二程式化偏塵安排施加脈衝，以移動一選定電荷捕捉位置的一臨界電壓’以及檢查該臨界電壓的階層是否符合一第一程式化驗證目彳示’右否’則重複重試施加一脈衝並進行檢查，直到一選定電荷捕捉位置的該臨界電壓滿足該第二程式化驗證目標，或達到一最高重試次數；以及更包含：利用3亥第·一程式化機制，將該第二程式化驗證目標設定在較低階層臨界電壓範圍内之一數值，以程式化該第一電荷捕捉位置，以及利用該第二程式化機制’將該第二程式化驗證目標值設定在該較高階層臨界電壓範圍内之一數值，以程式化該第二電荷捕捉位置。 9. 如申請專利範圍第1項所述之方法，其中該第一與該第二電荷捕捉位置可程式化為至少四階層，包含一第一最低臨界狀態，一第二與一第三中間臨界狀態，與一第四最高臨界狀態，而其中該較低階層臨界電壓對應該第二或該第三中間臨界狀態之一，而該較高階層臨界電壓對應該四者中臨界狀態最高者。 10. —種記憶體積體電路，包含：一記憶陣列，包含複數個雙側電荷捕捉記憶胞，其具有個別的第一電荷捕捉位置與第二電荷捕捉位置，可程式化為不同的複數個臨界電壓，包含一較低階層臨界電壓與一較高階層臨界電 1320931 壓’代表複數個程式化狀態；二偏壓，與該記憶陣_合，以為―奴記憶胞施加偏壓，以及 -控制邏輯’以操作該偏壓電路，藉以程式化該記憶陣的該選定記憶胞，該控制邏輯包含：程式化該選定記憶胞中之該第一電荷捕捉位置式化狀態的—邏輯，其係對應於該較低階層臨界電壓範圍Γ 界電壓奴在低_較低騎臨界f壓範圍 S用二機制，將該第—電荷捕捉位置的該臨界電壓’汉疋在_低階層臨界電壓範_之 I寬程式化該選定記憶胞巾之該第二電荷 ΐ化ϋ·ί的—邏輯’其係、對應於該較高階層臨界電ϊί圍程界電堡叹疋在该較南階層臨界電麼範圍内之一數值。L 11.如申請專利範_ 10項所述之積含藉由倾_式化料輯包邏輯”查該第二電荷捕捉位置的該臨作的— 機制，其電壓範 =選定記憶胞之該臨界物祕，立 1Ζ如申請專利範圍第10項所述之之設定，係可在程式化該第、中該控制邏輯記憶胞中的該第二電荷捕捉位^了捕捉位置之前，程式化該選定 m 30 1320931 年月正替^丨 .TTW- _ _·___ι I 丨供一 I I I ^如申請專利範圍第10項所述之積體電路，其中用以程式化令第二電荷捕捉位置的該第-程式化機制，係糊4複程序重複程序巾的-重複步驟，包含依據—第_程式化偏壓安排，^ 加-脈衝，以鑛-選定電荷概位置的賊界電壓，該臨界電壓階層是否符合—第—程式驗證目標，並重複執行至該選定電荷捕捉位置的該臨界電壓符合該第一程式驗證標，或達到一最高重試次數為止；其中更包含： ^ 該第-程式化機制’可將該第-程式驗證目標設定在低較低階層臨界電壓範圍内的-數值，藉以程式化該第科姑了位置；以及爛從 …用以程式化該第二電荷捕捉位置的該第一程式化機制，可將 δ亥第一程式化驗證目標設定在該較高階層臨界電壓範圍内之一數值’藉以程式化該第二電荷捕捉位置。一 14. 如申請專利範圍第13項所述之積體電路，其中該第一機制的該第一程式化偏壓安排，包含固定一字元線電壓，二^ 相繼的該重複步驟中將一第一位元線電壓階梯化上升。 15. 如申請專利範圍第1〇項所述之積體電路，其中該第二程機制為一重複程序，該重複程序中的一重複步驟，包含依據一二程式化偏壓安排施加一脈衝，以移動一選定電荷捕捉位置的兮臨界電壓，以及檢查該臨界電壓的階層是否符合—第二程式驗以目標，並重複執行，直至該選定電荷捕捉位置的該臨界電該第二程式驗證目標’或達到一最高重試次數為止；其十更包含σ. 該第二程式化機制’可將該第二程式驗證目標設定在言^交3 階層臨界電壓範圍内的一數值，藉以程式化該第一電荷捕置。

31 1320931 16. 如申請專利範圍帛15項所述之積體電路，其中該第二程式化機制的该第二程式化偏壓安排，包含固定-位元線電壓，以相繼的重複步驟中將一第一字元線電壓階梯化上升。 17. 如申請專利範圍帛u項所述之積體電路，其中該第二程式化機制利用-重複程序，其中該重複程序中的—重複步驟，包含依據一第二程式偏壓安排施加一脈衝，以移動一選定電荷捕捉位置的該臨界電壓，以及檢查該臨界電壓的階層是否符合一第二程式驗證目標，並重複執行’直至該選定電彳_捉位置的該臨界電壓符合該第二程式驗證目標，或達到—最高重試次數為止；其中更包含：該第二程式化機制，可將該第二程式驗證目標設定在該較低 P皆層臨界電壓範圍内的—數值，藉以程式化該第一電荷捕捉位置；以及 s亥第二程式化機制’可將該第二程式驗證目標設定在該較高階層臨界輕制之内的-錄，藉峰式傾第二電荷捕捉位置。 18. 如申請專利範圍第1〇項所述之積體電路，其中該第一與該第 ^電荷捕捉位置可程式化為至少四階層，包含一第一最低臨界狀態第二與一第三中間臨界狀態，與一第四最高臨界狀態，且其中该較低階層臨界電壓對應該第二或該第三中間臨界狀態之一 ’而較高階層臨界電壓對應該四者中臨界狀態最高者。