TWI317478B

TWI317478B - Hard disk drive cache memory and playback device

Info

Publication number: TWI317478B
Application number: TW095147453A
Authority: TW
Inventors: Jeremy Wang; Fong Long Lin; Bing Yeh
Original assignee: Silicon Storage Tech Inc
Priority date: 2005-12-28
Filing date: 2006-12-18
Publication date: 2009-11-21
Also published as: US7519754B2; US20090150588A1; KR20070070122A; TW200745851A; CN101017460A; JP2007183961A; US20070233933A1; CN101013351A

Description

1317478 ♦ 九、發明說明：【發明所屬之技術領域；j 本案主張2005年12月28日申請之臨時申請幸第 60/754,937的優先權，該案之内容全部併入本文參考。 5 發明領域本發明係有關於記憶體裝置且特別是有關於在如PC之個人電腦中使用作為硬碟驅動器快取記憶體，且亦作用成為PC處於冬眠模式甚或關閉模式時播放音樂或視訊的播放裝置之記憶體裝置。 10 【先前技術】發明背景此申請案聲明在2005年12月28日申請之臨時申請案第 60/754,937號的優先權，其揭示以整體被納入此處。依電性隨機存取記憶體（如SRAM或DRAM((或 15 SDRAM))或PSRAM(此處集合式地被稱為ram)為在本技藝中為相當習知的。典型上，這些型式之依電性記憶體接收在位址匯流排上的位址信號、在資料匯流排上的資料信號與在控制匯流排上的控制信號。並列NOR式非依電性記憶體在本技藝亦為相當習知 20 的。典型上，其接收如被提供至RAM之相同型式的位址匯流排上之位址信號、如被提供至RAM之相同型式的資料匯流排上之資料信號、及如被提供至RAM之相同型式的控制匯流排上之控制信號。類似於RAM，NOR記憶體為一隨機存取記憶體裝置。然而，由於NOR記憶體要求RAM不需要 5 1317478 t 之作業(如SECTOR ERASE或BLOCK ERASE)，這些在性質上為命令之作業被提供至NOR裝置成為一序列之某些資料 t ’4»、。此被餐知為nor命令通訊協定。在習知技藝中有二種型式知NOR命令通訊協定：（1)與intei起初所發表之通訊 5協定命令集相容的命令通訊協定；（2)AMD起初所發表之通訊協定命令集相容的命令通訊協定，在二者其中之一事件中，NOR記憶體以與RAM成介面地對相同之位址、資料與控制匯流排電氣地成介面。進一步言之，慣常之N〇R記憶體裝置亦可如在SPI、LPC或韌體集線器中相當習知的慣常 10 格式串列地提供資料、位址與控制信號。 NAND式非依電性記憶體在本技藝亦為相當習知的。然而’不像並列NOR裝置地，NAND記憶體在隨機可存取之區塊中儲存資料，其中在區塊内之晶胞以循序格式被儲存。進-步言之，位址與資料信號在同一匯流排上但以複 15雜之方式被提供。NAND記憶體具有之利益在於其比n〇r 裝置稠密’而降低資料之每一位元的儲存成本。㈣NAND裝置之資料的每-位元之較低成本，其曾企圖使用NAND裝置以模擬NOR叢置之作業。被稱為 0讀皿哪_啊公司之商標）的1此裝置使用ram記 2〇憶體以暫時緩衝NAND記憶體來回之資料而模擬n〇r記憶體的作業。然而，OneNAND裝置咸信遭受二個缺失。首先，其咸信與GneNAND齡面之《錢域裝置必須維持資料-致性。在資料-致性中，由於使用者或主機寫入至 RAM ’ RAM中之資料可能為讓中之資料起初被讀取的 1317478

NAND中位置之較新（且因而為不同）的資料。因而在 OneNAND裝置中’使用者或主機必須行動以由ram寫入資料回到NAND中之最終位置而儲存此資料，或記住RAM中之資料為較新的資料。OneNAND裝置咸信為缺失之第二個 5問題為其不能提供自動的位址映射。在OneNAND裝置中，一旦資料被寫入OneNAND裝置之ram部分内，主機或使用者必須發出一命令或一系列命令以將RAM部分中之資料至 OneNAND裝置之NAND部分鐘的最終位置。類似地就讀取作業而言’主機或使用者必須發出來自至0neNAND裝置之 10 NAND部分的特定位置之讀取命令以將此資料載aRAm部分内，然後由RAM部分讀出該資料。其被咸k具有類似缺失之另一習知技藝裝置為來自Μ 糸統之DiskOnChip裝置。在DiskOnChip裝置中，具有有限數量之RAM的薄控制器NAND記憶體之作業。然而，其被 15咸信Disk0nChip裝置之控制器部分不具有如NOR記憶體之機上非依電性可開機的記憶體。顯示具有控制器模擬NOR記憶體作業之NAND記憶體之習知技藝公報在2006年3月9日公告的美國專利申請案 2006/0053246中被顯示。雖然此公報顯示具有控制器被連 20接至多個處理器之控制器的NAND記憶體之使用，其出現 NAND記憶體無法透過ATA格式作業直接地被存取。因而，對NAND記憶體之所有存取必須用不具有由外部直接存取之控制被完成。電腦系統在本技藝中為相當習知的。特別是，屬於 7 1317478 臟pc”標準之電㈣統在本技藝巾為相當胃知的。參照第6圖，其被顯示習知技藝之電腦系統3〇〇。該電腦系統3〇〇符合IBM PC”架構。系統3〇〇典型上包含一母板312，其上被安裝各種元件，如Intel公司製造之pentium微處理器的處 5理器314、記憶體控制器集線器晶片3丨6 (亦被習知為北橋晶片）316、與10集線器晶片318(亦被習知為南橋晶月318)。北橋316與南橋318被習知為晶片組且可由Intel&司購得。最後，母板312包含一BIOS 320，其典型上為NOR式非依電性記憶體裝置，此經由匯流排350被連接至南橋31§。匯流排 1〇 350亦被連接至系統300之其他元件，如硬碟驅動器 (HDD)326、數據機328、USB或其他埠327、擴音器325、鍵盤322與滑鼠324。前面系統在美國專利第6,421,765號中被描述及被揭示。亦見美國專利第6,330,635號。在電腦系統300之作業中，處理器314由起初儲存於 15 BIOS 320中之碼開機。一旦處理器314已執行來自BI0S 320 之起始碼後，其發送信號至HDD 326以擷取儲存於HDD 326 中進一步之碼/資料。此後，該作業繼續。如由前面可被看出者’若驅動器被啟動，處理器314 與整個系統300必須為「開機」的。在膝上型電腦之電池時 20 間為奇缺的下，其欲節約電池電力。進一步言之，其欲改進此系統300的效能。因之，其對滿足前述者的改良裝置有需求。【考务明内容】發明概要 8 1317478 在本發明中，嶄新之記憶體裝置被揭示。該嶄新之記憶體裝置使用NAND快閃記憶體來模擬N〇R記憶體之功能。進一步言之，該記憶體裝置在PC系統中被使用以取代，依電性DRAM或被使用作為可開機之BIOS記憶體。此外， 5該快閃記憶體可作用為對硬碟驅動器之快取記憶體。進一步言之，該快閃記憶體可作用為對USB裝置之集線器而控制在硬碟驅動器來/回之資料的傳送。進一步言之，由於該 % 匯抓排具有一控制器，該控制器可執行其他功能（或專用處理器，如DSP亦可被使用），如MP3播放。因而，該匯流排該快閃記憶體可作用為獨立之音簡妓置，就算pc被關閉或處於冬眠模式亦然。最後，在利用Mp3播放控制器下，該裝置可存取儲存於硬碟驅動器上之額外的音頻資料，再次地說此可在PC關閉或冬眠模式中進行。 - 圖式簡單說明 '15 第1圖為記憶體裝置之第一實施例的方塊圖，包括被連 •接至主機系統或使用者的記憶體控制器。第2圖為在第1圖中的記憶體裝置之第一實施例的一記憶體映射圖’顯示被在第1圖之記龍裝置外部的主機系統或使用者所見之位址空間映射至nor記憶體、RAM記憶體 20與NAND記憶體。第3圖為在第丨圖之記憶體裝置之快閃記憶體中所使用的控制器之詳細方塊等級的電路圖。第4圖為記憶體裝置之第二實施例的方塊圖，包括被連接至主機系統或使用者的記憶體控制器。 9 1317478 t 第5圖為在第4圖中的記憶體裝置之第二實施例的一記憶體映射圖’顯示被在第4圖之記憶體裝置外部的主機系統或使用者所見之位址空間映射至NQR記憶體、RAM記憶體與NAND記憶體。 5 第6圖為依照習知技藝之“IBM PC”架構的電腦系統之方塊圖。第7A、7B與7C圖為方塊圖，顯示依照具有第6圖之 IBM PC”的元件之第一或第二實施例其中之一的記憶體裝置之連接與使用。 10 【賞方包】較佳實施例之詳細說明參照第1圖’其被顯示記憶體裝置10之第一實施例。記憶體裝置10包含一記憶體控制器12、一NAND記憶體14與一RAM記憶體16。記憶體裝置1〇透過一第址匯流 15排22、一第一RAM資料匯流排24、與對熟習用於ram匯流排之控制信號之技藝者相當習知的如等候26、rST#28、及 CE#、〇E#與WE#30之多個控制信號而與一主機裝置2〇成介面。此後除非有明確指出，對等候26、rst#28、及CE#、 OE#與WE#3 0之所有控制信號均被稱為第一 RAM控制匯流 20排32。第一RAM位址匯流排22、第一RAM資料匯流排24與第一 ram控制匯流排32由主機裝置被連接至記憶體裝置ι〇之記憶體控制器12。進-步如先前被討論地，記憶體裝置 10與主機裝置20間之介面可經由串列匯流排，其中資料、位址與控制匯流排在記憶體裝置10與主機裝置2〇間串聯式 10 1317478 地被連接。此種記憶體裝置10亦在本發明之領域内。記憶體控制器12具有一第二RAM位址匯流排（類似於第一RAM位址匯流排22)、一第二RAM資料匯流排（類似於第一RAM資料匯流排24)、及一第二RAM控制匯流排(類似 5 於第一RAM控制匯流排32)，其全部集合式地被顯示為被連接至RAM記憶體16之一簡單的一第二RAM匯流排40。記憶體控制器12進一步具有一NAND位址/資料匯流排與一 NAND控制匯流排(其全部集合式地被顯示為一NAND匯流排42)被連接至一NAND記憶體14。RAM記憶體16可與記憶 10體控制器12被集積或被埋入其中而成為單晶片之積體電路。或者，RAM記憶體16可為與記憶體控制器12分離之積體電路。或者’部分之RAM記憶體16可與記憶體控制器12 被集積及部分之RAM記憶體16為與記憶體控制器12分離的 RAM記憶體16成為分離之模的利益將在此後被討論。然 15而，RAM記憶體16與記憶體控制器12被集積之利益在於操作較快。在一實施例中’記憶體控制器12為單一積體電路模。該控制器亦具有一第一NOR記憶體44、一第二NOR記憶體 62、一 SRAM記憶體46與SRAM控制器48(若RAM 16為 2〇 SRAM式之RAM記憶體用於控制RAM16的作業，且為在記憶體控制器12外部）埋入於記憶體控制器積體電路模内。當然，第一NOR記憶體44與第二NOR記憶體62可為部分之同一實體NOR記憶體。記憶體控制器12之實施例的詳細之方塊等級的圖在第3圖中被顯示。如此處被使用地，r n〇r記 11 1317478 t 隐體」意為任何型式之隨機存取式非依電性記憶體。NOR 記憶體包括浮動閘式記憶體，ROM、或使用陷波材料之胞元等，但不限於此。進一步如此處被使用地，「N〇R記憶體」意為任何型式之可包含故障胞元的串列地被存取之非依電 5 性記憶體。在一實施例中，每一個記憶體控制器12、RAM記憶體 16與NAND記憶體14是由單一積體電路模做成且在厘(：1>(多晶片封裝）中被封裝在一起。此種配置之利益在於對需要大 (或小）量記憶體之使用者或主機2〇而言，記憶體之數量可藉 10由只簡單地改變對NAND記憶體14之備於可得可用的模而被改變’或者若速度為一因素則改.RAM記憶體16。因而，讓記憶體控制器12、RAM記憶體16與NAND記憶體14在分離之模’則意為不同大小、速度或效能之記憶體裝置1〇可容易地被製造。 15 當然，記憶體控制器12、RAM記憶體16與NAND記憶體Μ亦可被製造成單一積體電路模。若記憶體控制器12、 RAM記憶體16與NAND記憶體14被製造成單一積體電路模’則亦可提供外部之NAND匯流排42，使得額外被提供之NAND記憶體可被附掛至記憶體裝置10以擴充記憶體裝 20 置10之容量。參照第2圖，其被顯示一記憶體圖顯示如主機裝置2〇所見之位址映射且如被映射至第1圖之記憶體裝置1〇的第一實施例中。主機裝置20所見之記憶體圖具有二個一般之段：隨機存取與大量儲存存取。隨機存取段占用下層記憶 12 1317478 t 體位址位置（雖然此並非規定）。在隨機存取段内，最低之記憶體位址為用於NOR記憶體存取部分5〇，隨後為虛擬 NOR(PNOR)記憶體存取部分52、隨後為RAM存取部分 54、隨後為組配存取部分56。每一個該等部分將在下面被 5 解釋。如主機裝置20所見之nor記憶體存取部分50為主機裝置20在此部分50中作業時，其結果為對實體n〇R記憶體44 之作業者。因而，記憶體部分5〇對實體N〇r記憶體44之映射為一對一的。換言之，被分配給N〇r部分5〇之記憶體空 10間量係依在記憶體裝置1〇為可得可用的n〇R記憶體44之量而定的。在一實施例中，被埋入於記憶體控制器12之n〇R 記憶體44之量為4百萬位元而具有2K句組區段之大小及具有32K句組區塊大小。進一步言之，當主機裝置2〇相信其正在NOR部分50上作業(如發出讀取/寫入/擦拭命令等）時，結 15果之作業為直接在NOR記憶體44上。此NOR部分50可被尋求儲存需要無延遲之隨機存取的效能關鍵碼/資料的主機裝置20所使用。進一步言之’若程式被儲存於n〇r記憶體中’其可在NOR記憶體44内之位置中被執行。因而n〇R記憶體44可儲存將主機装置2〇「開機」之程式或碼。 20 如主機裝置2〇所見之PNOR部分52為主機裝置20在此部分52中作業時，主機裝置2〇相信其正在非依電性RAM記憶體16上作業者。所以對主機裝置2〇而言，除了儲存於 PNOR部分52中之資料為非依電性的外，其可在pn〇r部分 52上像任何其他RAM記憶體16地作業，而全不須發出n〇r 13 1317478 ψ 通訊協定命令。在一實施例中，PN0R部分52就像NAND記憶體般地被分割為頁，而以每一頁為8K位元組、2K位元組、或512位元組。在作業中，當主機裝置20與記憶體裝置 10成介面時，其與RAM記憶體16成介面’而以記憶體控制 5 器12將NAND記憶體14來回之資料作「備份」，並維持RAM 記憶體16與NAND記憶體14間之資料一致性、以及記憶體控制器12映射主機裝置20所供應之位址至NAND記憶體14 中的實務資料之位址。由於NAND記憶體14有比實際RAM 記憶體16較大量為可得可用的，PNOR部分52之記憶體空間 10 比在RAM記憶體16中之可得可用的記憶體量大很多。進一步言之，PNOR部分52可被分割為4個區域，每一個區域被映射至RAM記憶體16中之區：區0、區1、區2與區3。每一個區可具有不同之映射程度。在由PNOR部分52 映射之區域至RAM記憶體16之區為一對一時，則此被稱為 15 「靜態分頁模式」。在由PNOR部分52映射之區域至RAM記憶體16之區為多對一時，則此被稱為「動態分頁模式」。靜態分頁模式將形成最低之延遲結果，原因在於PNOR部分52 中之記憶體空間的量（如256頁，或在2K位元組之頁的情形中之512K位元組)永遠被映射至RAM 16中相同數量之記憶 20 體空間（如256頁或512K位元組），其依次又被映射至NAND 記憶體14中之256頁或512K内。在此事件中，由於RAM記憶體16亦為隨機存取，雖然在作業之際於存取無延遲，其在NAND記憶體14來回及在RAM記憶體16往返之起始載入與儲存有延遲。在如映射PNOR部分52中之記憶體空間的 14 1317478 f 40,000頁至RAM記憶體16之512頁，其依次又被映射至 NAND §己憶體14之40,000頁的動態分頁模式映射中會發生較大量之延遲。此延遲在由NAND記憶體14起始載入資料/ 程式至RAM16内，以及在由PNOR部分52擷取資料/程式的 5作業之際二者均會發生，此在快取記憶體若有漏失會需要 ' 資料/程式首先由NAND記憶體14被載入至RAM16。因而，就PNOR部分52之延遲依被組配之區的大小而定地為不同 φ 的。RAM記憶體16之每一區的界限及因而之有多少記憶體空間由PNOR部分52的每一個區域被映射至RAM記憶體i6 ίο内可被主機裝置2〇或使用者設定。其結果為主機裝置2〇可組配該等4㈣以在靜態分f模式巾頁業以儲存/擷取程式或時間關鍵資料’或在動態分頁模式中頁業以儲存/摘取程式或非時間關鍵資料，其結果為在若有快取記憶體漏失及 - 會有延遲。

-15 在—1為錢分胃模賴組配之事射，纟在PN0R • 料52中相同量之記憶體空間永遠被映射至RAM記憶體中相同量之記憶體空間，資料讀取一致性並非為課題。然而’資料寫入-致性必須仍被執行。然而，在一分頁模式被組配之事件中，資料一致性必須被提供'。主機 20裝置20可組配該區以在二種快取記憶體一致性模式之一作業。在第-種模式中，主機裝置2〇啟動快取記憶體一致性模式。在此模式中，主機裝置2〇在主機裝置2〇所須時或如所須地沖刷於RAM記,_16中之快取記憶體作業。在第二種模式中，記憶體控制器12啟動快取記憶體一致性模式， 15 1317478 所藉由的是在主機裝置20所須時或如所須地沖刷於RAM記憶體16中之快取記憶體作業’以維持在RAM記憶體16與 NAND記憶體14中之快取間的資料之—致性。一旦PNOR部分52之記憶體空間與其對RAM記憶體j 6 5的映射被使用者設定，在RAM記憶體16中之可得可用的記憶體空間之其餘者就RAM記憶體存取部分將被使用者為可得可用的。主機裝置20所見之RAM記憶體存取部分54為在主機裝置20於此部分54中作業者，其結果為在實體RAM記憶體16上之作業。因而，記憶體部分54對實體ram記憶體 10 16之映射為一對一的。進一步言之，被分派給RAM部分54 的記憶體空間量係依在記憶體裝置1 〇中為可得可用之RAM 記憶體16的總量及PNOR記憶體52之記憶體空間部分對 RAM記憶體16的映射程度而定的。當主機相信其正在ram 部分54上作業（如在發出讀取/寫入命令等中）時，結果所得 15 之作業為直接在RAM記憶體16上。此RAM部分54可被尋求要使用記憶體空間作為緩衝區之主機裝置20使用。由於在每一區中映射ΡΝ Ο R部分5 2之記憶體空間至R A Μ記憶體16 可被使用者設定，及RAM記憶體16之總量為已知的，PNOR 部分52與RAM部分54間之界限間接地被使用者設定。因 20 而，若欲具有大量緩衝區，較大量之RAM部分54可藉由在一個或多個區中減少PNOR部分52與RAM部分54間之映射。此外，PNOR部分52與RAM部分54間之界限可在記憶體裝置10的作業之際藉由重置記憶體控制器12及在每一區中再建立PNOR部分52的記憶體空間與RAM記憶體16間之 16 1317478 映射而被改變。 AM«己Jt體16之每一區的記憶體圖之界線與州⑽部伤5 2的β己隱體工間之大小可在記憶體控制器u中之非依電性組配暫存盗60之存取為透過組配存取部份％。非依電性 5組配暫存器60可為-部份之埋入式N〇R記憶體62 。RAM 記憶=16之每-區的記憶體圖之界線射峨部份％的記憶體空間之大小可被使用者透過一個或多個晶片選擇接脚加以選擇。在此事件中，隨著記憶體控制H12被供電，不同記憶體之界限可被重置。職記憶體62亦可在開機之際及 H)為記憶體控制器12與MCU 64的作業儲存用記憶體控制器 12執行所使用之韌體碼61。最後在大量儲存器存取段58中，當主機裝置2〇存取記憶體空間之此段時，主機裝置2〇相信其正在存取ata碟驅動區。s己憶體控制器12轉化邏輯ΑΤΑ碟驅動器空間位址為 15 NAND記憶體14實體空間位址，所使用者為相當習知的快閃檔案系統(FFS)通訊協定。在一實施例中就讀取而言，大里儲存器存取段58之開始部分為被載入ΑΤΑΙ作檔暫存器79 内之16位元組的邏輯位址所組成。記憶體控制器12將16位 7G組之工作命令與邏輯位址解碼並將之變換為實體位址用 2〇於存取在NAND記憶體Μ内的特定「頁」。來自NAND記憶體14之一頁的512位元組之頁被讀取及然後被載入資料暫存器81内，此處其循序地或隨機地被主機裝置2〇存取。就寫入作業而言，其相反地發生。該512位元組織資料被儲存的邏輯位址首先被載入工作檔暫存器79内。一寫入命令被 17 Ι3Π478 寫入工作檔暫存器79内。記憶體控制器12將工作檔暫存器 79中之命令解碼為一寫入命令，並將之變換為實體位址以存取NAND記憶體14中的特定頁，及在此位置於資料暫存器81中儲存該等512位元組。在另一實施例中，其有在所謂 5乒乓組配中之二個資料暫存器81(a與b)(未晝出）。在此事件中，資料暫存器81a被用以用先前*NAND記憶體14之一頁被載入之資料供應512位元組的資料至主機裝置2〇，而另負料暫存器8 lb被用以由NAND記憶體14之另一頁載入資料至資料暫存器81b内，以在來自資料暫存器8ib之資料 10已完全被讀出後供應資料至主機裝置20。在此方式中，跨過來自NAND記憶體14之很多頁資料的連續讀取作業可發生。資料暫存器81(a與b)亦可就寫入作業以乒乓方式被使用’使得❹連續頁之資料可以很少或無延遲設立時間被寫入NAND記憶體14内。 15 如先前被討論地，記憶體裝置1〇與主機裝置20間之介面可、.、里由串列暫存器。特別是，此種串列暫存器可能用連接記憶體裝置1 〇之R A M部份齡機裝置2 Q的慣常串列暫存器來連接記憶體裝置10之N〇R或PN〇R區與主機裝置2〇。參照第3圖，其被顯示與RAM記憶體16&ΝΑ_£憶體 20 14成介面之記憶體控制器12的方塊等級之詳圖。記憶體控制器12包含-微控彻64。難㈣64執行呢之所有薄記功能。此外，其實施或執槪料理(DM)與快取資料一致性法則及快取沖刷替換法則。最後，微控制器料實施或執行快取分頁方式法則。所有這些作業用錯存於峨記憶體 18 1317478 62中之勃體或程式碼61被完成，包括記憶體控制器12之開機作業或初始化作業。微控制器64被連接至一第二NOR記憶體62，其如先前 - 被討論地儲存韌體61用於被微控制器64執行。除了儲存非 __ 依電性暫存器60外，NOR記憶體62亦儲存該勃體用於ffs 之作業與DM。微控制器64透過MUX 74亦與SRAM記憶體46成介 % 面。SRAM記憶體46作用成為本地高速緩衝器用於微控制器 64來儲存運轉時間資料。此外，SRAM記憶體46可儲存故障 10圖快取記憶體與FFS資料結構。雖然記憶體控制器12之詳細描述係針對硬體元件被描述’此後被描述之所有功能亦可以軟體被施作，用於被微控制器64執行。 - 記憶體控制器12包含一現行快取頁位址暫存器66，其 15可以一内容可定位址之記憶體（CAM)66的性質被施作。 • CAM 66之功能為保存現行之PN〇R快取頁位址，及在對 PNOR部分52的讀取或寫入作業之際若有存取快取頁位址’及在對PNOR部分52的讀取或寫入作業之際若有存取漏失時更新CAM 66。在CAM 66之每一個登入值内具有三個 20部分：頁位址部分66a、指標位址部分66b、與狀態部分66c。有關記憶體控制器12與CAM記憶體66之作業的下列討論係有關於下列之例’雖然其應被了解本發明不受限於下列之例。其被假設來自主機裝置20之位址為32位元，包含21個最大有效位元（位元11-31)與11個最小有效位元（位元 19 1317478 o-io)。該等21個最大有效位元包含一頁位址，而該等丨“固最大有效位元包含一偏置位元。在CAM記憶體66中之每一個登入值亦包含由21位元组成之頁位址部分66a、由9位元組成之指標位址部分66b、與由12位元組元之狀態部分 5 66c，其由1位元之有效（或否）、丨位元之髒（或清潔）丨位元之靜態（或動態）、1位元之主機起動式快取一致性（或控制器起動式）、與8位元用於最後一次存取時間標記。在以來自主機裝置20之32位元下，主機裝置20可定出232位元組或1GB 位址的記憶體空間量。如此後被討論地，記憶體控制器12 10使用來自CAM記憶體66之9位元的指標位址部分以及來自主機裝置20之11位元的偏置位址以形成一個2〇位元之位址而促成對RAM16之1MB的訂定位址。當然，這些數字只為舉例方式且不為對本發明之限制。 5己憶體控制12亦包令命中/漏失比較邏輯68。命中 15 /漏失比較邏輯68接收來自位址匯流排22之位址信號與來自控制匯流排之控制信號。然後命中/漏失比較邏輯68發送來自主機裝置20之32位元的位址中21位元之頁位址至CAM 記憶體66。CAM記憶體66比較這些21位元之頁位址與在 CAM記憶體66之每一個登入值中的頁位址66a。若有命中， 2〇即來自主機裝置20之頁位址與CAM記憶體66中的登入值之一媒配’則CAM記憶體66輸出相關聯之9位元的指標位址至 MUX 70。若有漏失，命中/漏失比較邏輯68產生一讀取漏失信號或一寫入漏失信號《該讀取漏失信號與該寫入漏失信號被供應至微碼控制器（MCC)/錯誤碼校正（ECC)單元72 20 1317478 作為MCC/ECC單元72執行資料一致性之信號。被供應至 MCC/ECC單元72之信號為Hit :其指出被儲存於RAM記憶體16的現行頁位址之一為如在位址匯流排22被供應的來自主機裝置20之位址，或為Miss :其指出被儲存於RAM記憶 5 體16的現行頁位址無一為如在位址匯流排22被供應的來自主機裝置20之位址。最後命中/漏失比較邏輯68亦被連接至等候狀態信號26。等候狀態信號26在記憶體控制器12欲通知主機裝置2 0說記憶體控制器12要扣留匯流排循環作業時被產生。等候狀態信號26被解除確立以釋放匯流排22/24/3 2 10而允許主機裝置20恢復作業。等候狀態信號26被記憶體控制器12之一例為在有讀取/寫入漏失且記憶體控制器12須由NAND記憶體14之位址擷取資料且將之載入NOR記憶體 16時。在資料由NAND記憶體14被擷取及被載入NAND記憶體16時，等候狀態信號26被記憶體控制器12確立。 15 記憶體控制器12亦包含一MCC/ECC單元72，其在微控制器64之控制下作業。MCC/ECC單元72為快取資料一致性、沖刷替換與分頁作業監測讀取漏失/寫入漏失信號。此外’在微控制器64之控制下其操作NAND記憶體並提供 NAND記憶體14之故障管理作業。進一步在微控制器64之 20控制下’ MCC/ECC單元72提供DMA功能以在NAND記憶體 14、RAM記憶體16與SRAM記憶體46間移動資料。最後， MCC/ECC單元72對儲存於NAND記憶體14中之資料執行錯誤檢測與校正。 5己憶體控制器12亦包含一加密引擎90，其提供安全與 21 1317478 數位權利管理。此外，記憶體控制器丨2可具有額外之RAM 記憶體92被埋入其中（即在同一積體電路模上被形成）以被使用來放大RAM記憶體16之量。如先前被指出地，記憶體16可為分離之積體電路模，在此情形中，於記憶體控 5制器12中被埋入之RAM記憶體92放大RAM記憶體16。然而，若RAM記憶體16與記憶體控制器12被集積於同一模内，則RAM記憶體16與RAM記憶體92二者均可為部分之同一記憶體陣列。現在記憶體裝置10將針對各種作業模式被描述。在供 10電之際，命中/漏失比較邏輯68產生等候信號並確立等候狀態说26。記憶體控制.器12由非依電性暫存器6〇讀取組配參數並將其載入依電性暫存器46(其可為一部分之 SRAM46)。該等靜態頁（即靜態地被映射至PN〇R部分52之來自NAND記憶體14的資料將亦由NAND記憶體14被讀取 15及被儲存於RAM記憶體16内。此利用微控制器64透過執行 FFS通訊協定之MCC/ECC 72被完成以由NAND記憶體14轉化頁之位址及產生對NAND記憶體14之實體位址與控制信號而由其擷取資料及將之儲存於RAM記憶體16内。在供電之際，MCU 64與MCC/ECC 72將亦掃描NAND記憶體14以 20尋找主指標表。該主指標表將被讀取及被儲存於本地SRAM 記憶體46内。MCU 64將檢查主指標表之資料結構整合性。 MCU 64與MCC/ECC 72將亦掃描NAND記憶體14以判定主指標表之重建是否被要求。MCU 64與MCC/ECC 72將亦把來自NAND記憶體14之二頁資料帶至本地SRAM記憶體64 22 131,7478 内。來自NAND記憶體14之前二頁資料(被稱為Vpage)包含資料用於映射主機裝置20之邏輯位址至NAND記憶體14的實體位址而具有能力跳過NAND記憶體14中之故障區段。fFS 便備於接受映射轉化請求。然後命中/漏失比較邏輯68解除 5 確立等候狀態信號26，即釋放等候狀態信號26。 ' 其應被注意到在供電之際，於記憶體控制器12正在由 NAND記憶體14擷取靜態頁並將其儲存於ram記憶體16 I 内，及執行其他額外負擔功能(如更新NAND記憶體14之主指標表），記憶體裝置10對主機裝置20之使用仍為可得可用 10的。特別是’ NOR記憶體44可被主機裝置20存取，就算在供電之際亦然’原因為等候狀態信號26之確立僅影響被導向對記憶體空間的PNOR部分52之作業。 NOR記憶體作業在NOR記憶體44讀取作業中，主機裝置20發送在記憶 15體空間之Ν Ο R記憶體存取部分5 〇内的位址匯流排2 2上之一 • 位址#號至§己憶體裝置10。此外，適當之控制信號亦在控制匯流排32上被發送至記憶體裝置1〇。由於位址信號在非 NOR記憶體存取部分52中之空間，命中/漏失比較邏輯未被起動，及等候狀態信说26未被確立。位址信號與控制信 20號被供應至尺八1^記憶體44，此處由該位址被供應之資料被讀取。然後該資料沿著資料匯流排被供應至MUX 84及沿著資料匯流排20被送出至主機裝置2〇而完成讀取週期。在NOR記憶體44寫入或程式作業中，主機裝置2〇發送在s己憶體空間之NOR §己憶體存取部分％内的位址匯流排22 23 1317478 上之一位址信號至記憶體裝置10。此外，適當之控制信號亦在控制匯流排32上被發送至記憶體裝置10。由於位址信號在非NOR記憶體存取部分52中之空間，命中/漏失比較邏輯68未被起動，及等候狀態信號26未被確立。位址信號與 5 控制信號被供應至RAM記憶體44。將被寫入或被程式規劃之資料與程式命令沿著資料匯流排44由主機裝置20被發送至記憶體控制器12及至MUX 84内。然後，資料由MUX 84 被發送至NOR記憶體44，此處資料在位址匯流排22被供應之位址以程式被規劃至NOR記憶體44内。主機裝置20可執 10 行位元組程式作業而允許NOR記憶體44以逐一位元組之基準被程式規劃。該寫入或程式在資料被寫入NOR記憶體44 内時完成。在NOR記憶體44擦拭作業（如區段擦拭或區塊擦拭）中。主機裝置20發送在記憶體空間之NOR記憶體存取部分 15 50内的位址匯流排22上之一位址信號至記憶體裝置1〇。此外’適當之控制信號亦在控制匯流排32上被發送至記憶體裝置10。由於位址信號在非NOR記憶體存取部分52中之空間’命中/漏失比較邏輯68未被起動，及等候狀態信號26未被確立。位址信號與控制信號被供應至RAM記憶體44。代 20表擦拭命令通訊協定之資料信號沿著資料匯流排24由主機裝置20被發送至記憶體控制器12及至MUX 84内。該資料便 *MUX 84被發送至NOR記憶體44,此處該資料被NOR記憶體44解碼及擦拭作麵後被執行。擦朗期在NQR記憶體 44完成擦拭週期完成時完成。 24 1317478 il〇R記憶體作業一譆^ 在NOR記憶體讀取作業中，主機裝置2〇在記憶體空間之NOR記憶體存取部分52内的位址匯流排22上發送一位址信號至記憶體裝置1〇。其有二種可能性：讀取命中與讀取 5 漏失。在讀取命中之情形中，在位址匯流排22上被供應之位址信號的頁位址部分被命中/漏失比較邏輯68被接收，及與如在CAM 66中被儲存之目前於ram記憶體16中的位址被比較。若在位址匯流排22上被供應之頁位址為在CAM 66中 10 被儲存的頁位址内，則其有一命中。命中/漏失比較邏輯68 起動MUX 70,使得該等位址與控制信號然後被導向至RAM 記憶體16，以來自CAM記憶體66之相關聯的指標位址66b 而與來自主機裝置20之偏置位址連接來訂定RAM記憶體16 之位址。然後由RAM記憶體16之較低位址被讀取的資料被 15 發送至MUX 80，此處其再被供應至MUX 84(MUX 80之預置狀態，其已被命中/漏失比較邏輯68導向（未畫出）以允許資料沿著資料匯流排24被發送至主機裝置20而完成讀取週期。

在讀取漏失之情形中，其有多個可能性。第一個可能 20 性被稱為無快取沖刷之讀取漏失。於比較來自位址匯流排 22之位址信號的頁位址部分與來自CAM 66之頁位址部分 66a形成漏失之結果（即位址匯流排22上之頁位址不在儲存於RAM記憶體16的頁位址内）之事件中’命中/漏失比較邏輯68發送一讀取漏失信號至MCC/ECC單元72讓MCC/ECC 25 1317478 單元72起動讀取一致性週期。此外，命中/漏失比較邏輯68 確立在等候狀態信號26上之一信號。MCC/ECC單元72在 MCU 64之控制下執行FFS作業，以轉化被主機裝置20供應之位址為至NAND記憶體14中的實體位址。然後MCC/ECC 5單元72產生對NAND記憶體14之適當的位址與控制信號及對RAM記憶體16之適當的位址與控制信號。包括來自位址匯流排22上被定出之位址的資料之整頁資料由NAND記憶體14被讀取且透過MUX 80被傳送至 RAM記憶體16，此處其被寫入用MCC/ECC單元72被定出之 10 在RAM記憶體16中的位置之整頁，且被MCC/ECC單元72 在其上作業而透過錯誤校正檢查之類來確保資料的整合性。然後C A Μ 6 6之目前的頁位址暫存器被更新以添加在目前讀取命中位址内之位址頁的位址。命中/漏失比較邏輯68 解除確立等候狀態信號26上之信號。此外，MCU 64切換 15 MUX 80至預置位址。命中/漏失比較邏輯68發送指標位址 66b至MUX 70，此處其與來自位址匯流排22之偏置位址部分被組合以訂定RAM記憶體16之位址。然後來自ram記憶體16上之讀取作業的資料透過MUX 80與透過MUX 84被供應至資料匯流排24而至主機裝置20以完成週期。由於從 20 NAND記憶體14被讀取之資料量係以頁為基準，整頁之資料必須被儲存於RAM記憶體16中。此無快取沖刷之讀取漏失的情境假設整頁之RAM記憶體16為可得可用的以儲存來自NAND記憶體14之資料’或RAM記憶體16中整頁資料將被儲存之位置包含一致的資料(與在NAND記憶體14中之資 26 1317478 料相同），則由NAND記憶體14被讀取之整頁資料可被儲存於RAM記憶體16之一位置中。快取沖刷意為由RAM記憶體 16寫入資料至NAND記憶體14而沖刷有資料一致性問題之 . 快取記憶體(RAM記憶體16)。 5 讀取漏失之另一可能情境被稱為有快取沖刷之讀取漏失。在此情境中，來自NAND記憶體14之整頁頁資料無法被儲存於RAM記憶體16中而不致於以比在NAND記憶體14 • 中之資料較新的RAM記憶體16中之一些資料來蓋寫。此創立了資料一致性問題。因而，在RAM記憶體16中之一頁資 1〇料必須在來自NAND記憶體14中不同位置之資料可被讀取至RAM記憶體16前先被寫入至NAND記憶體14内。其作業順序如下。來自主機裝置20之位址匯流排的位址信號之頁位址部分可與來自CAM 66之頁位址信號66a被比較，以判定來自位址匯流排22之位址信號是在任一目前頁位址内。 15 此比較形成漏失之結果，造成命中/漏失比較邏輯68以發送

• 一讀取漏失信號至MCC/ECC單位72讓MCC/ECC單位72起動一讀取一致性週期。此外，命中/漏失比較邏輯68確立在待機狀態26上之信號。由於其有來自NAND記憶體14之資料應被讀取至RAM記憶體16内的資料一致性問題，在MC U 20 64之控制下MCC/ECC單位72決定在RAM記憶體16中之一頁資料應首先被寫入至RAM記憶體16内。MCU 64執行FFS 作業以轉化來自RAM記憶體16之位址成為NAND記憶體14 中之位址。一整頁之資料由RAM記憶體16被讀取透過MUX 80被 27 1317478 傳送及被供應至NAND記憶體Η ’此處其在NAND記憶體14 中被儲存。此後，來自主機裝置20之位址被MCU 64用FFS 作業變換為一實體NAND位址。然後MCC/ECC單位72產生由MCU 64至NAND記憶體14之方向的適當之位址與控制 5 信號，並使用來自CAM記憶體66之指標位址66b及來自 MCC/ECC單位72之控制信號與偏置位址部分來訂定RAM 記憶體16的位址。然後由NAND記憶體14被讀取之一整頁 p 資料透過MUX 80由NAND記憶體14被傳送至RAM記憶體 16，此處其被寫入被MCC/ECC單位72與指標位址66b定出 10 之RAM記憶體16中的一整頁内，且在其上被MCC/ECC單位 72作業以透過檢誤校正檢查之類來確保資料的整合性。然後CAM 66之目前頁位址寫入66a被更新以與其相關聯之指標位址66b來添加包含目前讀取漏失資料的頁位址。命中/ - 漏失比較邏輯68解除對等候狀態信號26上之信號的確立。 15 此外，MCU切換MUX 80為預置位置。命中/漏失比較邏輯 • 68發送指標位址66a至MUX 70,此處其與來自位址匯流排 22之偏置位址被組合以起動ram記憶體16中之讀取作業。然後資料由主機裝置20透過MUX 84與透過MUX 80被寫入 RAM記憶體内而完成讀取週期。 20 在讀取命中、無快取沖刷之讀取漏失、與有快取沖刷之寫入漏失情形中，由主機裝置2〇之觀點而言，其作業與具有讀取漏失情形中之對rAm裝置的讀取無不同。主機裝置20不須處理位址轉化及/或資料一致性。 PNOR記憶體作業一窵入 28 1317478 % 在PNOR記憶體寫入作業中，主機裝置20發送在記憶體空間之PNOR記憶體存取部分52内的位址匯流排22上之一位址信號以及將被寫入RAM記憶體16内的資料。其有二種可能性：寫入命中與寫入漏失。 5 在寫入命中之情形中，在位址匯流排上被供應之位址信號的頁位址部分被命中/漏失比較邏輯68接收，且與反映目前儲存於RAM記憶體16中之資料的CAM 66中之頁位址 66a被比較。在位址匯流排22上被供應之頁位址為在被儲存 CAM 66中的頁位址内。命中/漏失比較邏輯68啟動MUX 10 70，使得位址與控制信號然後被導向RAM記憶體16。來自 CAM 66之指標位址66b與來自位址匯流排22之位址信號的偏置位址部分被組合以產生被用以透過MUX 70存取RAM 記憶體16之一位址信號。來自資料匯流排24之資料透過 MUX 84及透過MUX 80被供應至RAM記憶體16，此處其再 15 被寫入RAM記憶體16内而完成寫入命中週期。其應被注意到在RAM記憶體16中之資料於寫入命中作業後針對來自NAND記憶體14中同一位置之資料將不會_ 致的。事實上，RAM記憶體16中之資料將為最為目前的一個。為解決資料一致性之問題有兩個解法。 2〇首先，記憶體裝置1〇可以一種如所需之基準自動地解決資料一致性的問題。例如在先前討論之有快取沖刷作業的讀取命中之情形中，在RAM記憶體16中較為目前之資料於RAM記憶體16中資料頁若須被替換以儲存新近被f要的來自資料頁時將被寫入回到NAND記憶體14内。如此後 29 1317478 « 被討論地，MCU14藉由在有快取沖刷作業之寫入漏失中寫入貝料回到NAND §己憶體14而對ram記憶體丨6中之資料執行快取沖刷。 =#料—致性之—替選解法為社㈣㈣之控制下執 • 5行資料-致性。因而，主機裝置2〇可發出_快取沖刷命令造成δ己憶體控制器12寫入與rAM記憶體16不一致之資料回到NAND記憶體14内。此作業之好處在於其可被主機裝置 • 20在任何時間被完成，包括如改變應用程式、開機或被接收到低電力岔斷之關鍵事件，但不限於此。然而，由於記 10憶體控制器12亦可在主機裝置2〇之使用者執行資料一致性作業失敗的事件中自動執行資料一致性，此作業亦將被記憶體控制器12如所須地被執行。在寫入漏失之情形中有數種可能性。首先為被稱為無 - 快取沖刷之寫入漏失。在比較來自位址匯流排22之位址信 -15號的頁位址部分與來自CAM 66之頁位址信號66a有漏失的 • 結果（即位址匯流排22上之位址不在儲存於RAM記憶體16 的頁之位址内）的事件中，命中/漏失比較邏輯68便發送一寫入漏失信號至MCC/ECC單位72。此外，命中/漏失比較邏輯 68確立在等候狀態信號26上之一信號。MCC/ECC單位72判

20定來自NAND記憶體14之新資料頁（包括在來自主機裝置20 之位址匯流排22上被定出之位址的資料）將儲存舊的一致性資料或RAM記憶體16之一空白區。在此事件中，記憶體控制器12不須在由NAND記憶體14傳送資料至RAM記憶體 16之位置前執行寫入一致性週期。mcc/ECC單位72在MCU 30 131,7478 * 64之控制下執行FFS作業以轉化主機裝置2〇所供應之位址成為NAND記憶體14中的一實體位址。然後]^〇(：/]£(：；(：：單位 72產生對NAND記憶體14之適當的位址與控制信號及對 « RAM έ己憶體16之適當的位址與控制信號。 . 5 包括來自在位址匯流排22上被定出之位址的資料之一整頁資料由NAND記憶體14被讀取及透過MUX 80被傳送至RAM記憶體16，此處被部分用MCC/ECC單位72與指標位 # 址66b所定出之RAM記憶體16中的位置之一整頁内，且在其上被MCC/ECC單位72作業以透過錯誤校正檢查之類來確 10 保資料的整合性。然後CAM 66之目前的頁位址寫入66a被更新以添加在目前之寫入漏失位址内的位址頁與相關聯之指標位址66b(指標位址66b為資料頁被儲存之RAM記憶體 16中的位址之上9個位元）。命中/漏失比較邏輯68解除對等候狀態信號26上之信號的確立。此外，MCU切換MUX 80 " 15 為預置位置。命中/漏失比較邏輯68發送指標位址66b至 ® MUX 70,此處其與來自位址匯流排22之偏置位址被組合以起動RAM記憶體16中之寫入作業。然後資料由主機裝置20 透過MUX 84與透過MUX 80被寫入RAM記憶體内而完成週期。在RAM記憶體16中之資料不再與於NAND記憶體14 20 同位址的資料為一致的。此一致性問題可全如先前被討論地藉由記憶體控制器12以一種如所須的基準自動起動寫入快取沖刷或藉由主機裝置20在任何時間起動寫入快取沖刷而被解決。寫入漏失之另一種情境被稱為有快取沖刷的寫入漏 31 1317478 失。在此情境中，來自NAND記憶體14之一整頁資料無法以無蓋寫比NAND記憶體14中之資料較新的一些資料於 RAM記憶體16中地被儲存在RAM記憶體16中。此創立資料一致性問題。因而，在RAM記憶體16中之一頁資料必須在 5 來自NAND記憶體14中不同位置之資料能被讀取至RAM記憶體16前首先被寫入NAND記憶體14内。作業之順序如下。來自主機裝置20之位址匯流排22的信號之頁位址部分與來自CAM 66之頁位址信號66a被比較以判定來自位址匯流排22的位址信號是否在任一目前的頁位址内。此比較形 10 成漏失之結果而造成命中/漏失比較邏輯68發送一寫入漏失信號至MCC/ECC單位72用於MCC/ECC單位72起動寫入一致性週期。此外，命中/漏失比較邏輯68確立等候狀態信號26上之一信號。MCC/ECC單位72在MCU 64之控制下決定RAM記憶體16中之一頁資料必須先被寫入NAND記憶體 15 14内，原因為其有來自NAND記憶體14之資料應被讀取至 RAM記憶體16内的資料一致性問題。MCU單元64執行FFS 作業以轉化來自RAM記憶體16之位址成為NAND記憶體14 中之位址。一整頁資料由RAM記憶體16被讀取、透過MUX 80被傳 20 送及被供應至NAND記憶體14,此處其被儲存於NAND記憶體14中。此後，來自主機裝置20之位址被FFS作業變換為實體NAND位址。然後MCC/ECC單位72使用來自FFS之實體 NAND位址產生對NAND記憶體14之位址與控制信號及對 RAM記憶體16之指標位址與控制信號。一整頁資料由 32 1317478 % NAND記憶體14被讀取及透過MUX 80被傳送至RAM記憶體16，此處被部分用MCC/ECC單位72與來自指標位址66b 的指標位址所定出之RAM記憶體16中的位置之一整頁内，且在其上被MCC/ECC單位72作業以透過錯誤校正檢查之 5 類來確保資料的整合性。然後CAM 66之目前的頁位址寫入 66a被更新以添加包含目前之讀取漏失位址内的位址頁66a 與相關聯之指標位址66b。命中/漏失比較邏輯68解除對等候狀態信號26上之信號的確立。此外，MCU切換MUX 80 為預置位置。命中/漏失比較邏輯68發送指標位址66b至 10 Mux ，此處其與來自位址匯流排22之偏置位址被組合以形成RAM記憶體16中之寫入作業。然後資料由主機裝置20 透過MUX 84與透過MUX 80被寫入RAM記憶體内。類似前面對無快取沖刷之討論地，RAM記憶體16中之資料現在為較目前的且資料一致性問題被創立’其可用主機裝置2〇起 15動快取沖刷或記憶體控制器12起動快取沖刷作業而被解決。在寫入命中、無快取沖刷之寫入漏失、與有快取沖刷之寫入漏失寫入情形中，由主機裝置20之觀點而言，其作業與具有寫入漏失情形中之對RAM裝置的讀取無不同。主 20機裝置20不須處理位址轉化及/或資料一致性。為進一步減少在須首先執行由RAM記憶體16至NAND 記憶體14之寫入作業以解決資料一致性問題所造成的有快取沖刷之讀取漏失或有快取沖刷之寫入漏失的事件之延遲時間，下列可被施作。將被寫入NAND記憶體14内之資料 33 1317478 % 頁首先被寫入至來自RAM記憶體16的地方SRAM内。此為比直接寫入至NAND記憶體14快很多之作業。此後有快取沖刷之讀取漏失或有快取沖刷之寫入漏失作業繼續，就好像其為無快取沖刷之讀取漏失或無快取沖刷之寫入漏失。 5在讀取漏失或寫入漏失作業被完成後，當記憶體裝置10間置或存取被限制於NOR記憶體存取部分5(^RAm記憶體存取部分或組配寫入存取部分56中之作業時，被儲存於本地 SRAM 46中之資料可在背景作業中被寫入至nanD記憶體 14内。

10 其應被注意到，由主機裝置20之觀點，該作業與對RAM 記憶體執行並無不同，而以資料為非依電性的，但無主機裝置20發出如區段或區塊擦拭之NOR通訊協定命令。然而’其亦在本發明内，記憶體裝置1〇可使用RAM記憶體16 與NAND記憶體14來模擬NOR作業。在此事件，用於n〇R 15 記憶體存取部分50之記憶體空間映射會擴充至多於只映射至NOR記憶體44。NOR記憶體存取部分5〇可被映射至一部分之RAM記憶體16 ’以RAM記憶體16靜態地被映射至 NAND記憶體14而不會呈現在存取之際的延遲問題。來自 NAND記憶體14之資料會在供電之際被載入ram 16，且對 20 NOR記憶體存取部分50的讀取/寫入會為對RAM記憶體16 讀取或寫入。只有之其他改變會為係記憶體控制器12對 NOR通訊協定命令反應。如先前被討論者，當此類NOR通訊協定命令被主機裝置20發出時，其被供應為一系列之獨特的資料型態。在資料匯流排24上被供應之資料會被透過 34 1317478 MUX 84與透過MUX 80被傳送。由於在位址匯流排上被供應之位址指出作業在用RAM記憶體16所模擬的NOR記憶體存取部分50中，MUX 74被切換而允許MCU 64接收該資料型態。一旦資料型態被解碼為NOR命令，若該命令例如為 5擦拭，MCU以這些NOR命令來操作NAND記憶體14。當然， ’ 屬於依電性記憶體之RAM記憶體16不必被「擦拭」。因而， NOR通訊協定命令之執行形成模擬n〇R記憶體44的RAM B 記憶體16比執行NOR通訊協定命令之真實NOR記憶體44有較快速作業的結果。進一步言之，模擬不須模擬整組之NOR 10 通訊協定命令。代之的是，控制器12可模擬部分的NOR通訊協定命令。所以，如此處被使用地，「NOR通訊協定命令」意為被如Intel或AMD所推展之來自整組NOR通訊協定命令的一個或多個命令。 . RAM記憶體作業 15 在RAM記憶體16讀取作業中，主機裝置20發送在記憶 p 體空間之RAM記憶體存取部分5 4内的位址匯流排2 2上之一位址信號至記憶體裝置10。此外，適當之控制信號在控制匯流排32上被主機裝置20發送至記憶體裝置10。由於位址信號係在RAM記憶體存取部分54中，命中/漏失比較邏輯68 20 啟動MUX 70以允許來自位址匯流排22與控制匯流排32之位址/控制信號被供應至RAM記憶體16。然而，等候狀態信號未被確立。此外，來自主機裝置20之位址被解碼，且其由一位址信號與來自控制匯流排32之控制信號被供應至 RAM記憶體16，此處來自被供應之位址的資料被讀取。然 35 1317478 ** 後資料沿著資料匯流排被供應至MUX 80與MUX 84及沿著資料匯流排24出去至主機裝置20而完成讀取週期。在RAM記憶體16寫入作業中，主機裝置2〇發送在記憶體空間之RAM記憶體存取部分54内的位址匯流排22上之一 5位址b號至記憶體裝置10。此外，適當之控制信號在控制 .匯流排32上被主機裝置20發送至記憶體裝置10。由於位址 4吕號係在RAM §己憶體存取部分54中，命中/漏失比較邏輯68 啟動MUX 70以允許來自位址匯流排22與控制匯流排32之位址/控制信號被供應至RAM記憶體16。然而，等候狀態信 10號未被確立。此外，來自主機裝置20之位址被解碼，且其由一位址信號與來自控制匯流排32之控制信號被供應至 RAM記憶體16，此處，來自資料匯流排24之資料在被供應的位址被寫入RAM記憶體16内。由主機裝置20之觀點而言，在ram記憶體存取部分中 15的讀取或寫入作業與以無延遲存取RAM裝置並無不同。祖配寫入作筆在組配寫入作業中，主機裝置2〇發送在記憶體空間之組配寫入存取部分56内的位址匯流排22上之一位址信號至 5己憶體裝置10。此外，適當的控制信號在控制命令32上被 20主機裝置20發送至記憶體裝置1〇。然後資料被寫入非依電性暫存器60内。

在NAND記憶體14讀取作業中，主機裝置2〇發送在記憶體空間之A量料存取段5 8或ΑΤΑ記憶體麵部分5 8 36 1317478 内的位址匯流排22上之一位址信號至記憶體裝置忉。此外，適當之控制信號在控制匯流排32被主機裝置2〇發送至記憶體裝置10。由於位址信號在非PN〇Rf£憶體存取部分52 - 之空間内，命令/漏失比較邏輯68未被啟動，且等候狀態信 w 5號26未被確立。主機裝置20遵循ΑΤΑ通訊協定以就ΑΤΑ^取 /寫入命令對工作檔暫存器79讀取/寫入。工作檔暫存器79 包含暫存器以儲存：命令、狀態、磁柱、頭與區段等。 • MCC/ECC單位72在MCU 64之控制下操作快職案系統，其轉化主機邏輯位址至^[八：^0實體位址而具有避免使用故 10障之NAND區段的能力。此可參考美國專利第6,427，186 ; Μ〇5,323 ; 6，141，251與5,982,665號，其揭示以整體被納入作為參考。來自主機裝置20之每一個邏輯位址具有在被稱為Vpage之表中的登入值。對該邏輯位址資料之實體位址的 - 登入點之内容被儲存。 -15 為由NAND記憶體Μ讀取一頁資料，位址信號與控制 φ #號被供應至NAND記憶體14。主機裝置2〇以儲存有命令與邏輯位址之工作檔暫存器79而遵循ATA通訊協定。每一個區段大小為512位元組。主機裝置2〇藉由讀取在記憶體空間之工作檔暫存器存取部分5 8中的狀態暫存器7 9來檢查記 20憶體10之備妥性。主機裝置20寫入「讀取」命令至記憶體空間58内之命令暫存器79。皿〇：1；64執行邏輯位址對實體位址之FFS轉化，且MCC/ECC單位72在1^(：11 64之控制下由 NAND記憶體14讀取資料，並傳送資料頁至缓衝器8 j内。在整頁 > 料被儲存於資料暫存器81中且在其上被 37 1317478 MCC/ECC單位72操作以透過錯誤校正檢查之類來確保資料的整合性後，資料沿著資料暫存器24由記憶體控貝被讀取出來。 ° 寫入至NAND記憶體14之作業類似由NAND記憶體14 5讀取之作業。主機裝置2〇藉由讀取在工作記憶體空間％部分中之狀態暫存器79來檢查記憶體1〇的備妥性。主機裝置 20寫入-頁資料至資料暫存器81内，然後寫入「寫入」命令與邏輯位址至命令暫存器79内。此後，mcu 64使用FFS 變換邏輯位址為實體位址，及MCC/ECC單位72在厘(：1； 64 10之控制下由ΑΤΑ緩衝器81該一頁資料至nanD記憶體14内。 FFS藉由定置將被更新之頁的實體位址來更新一頁資料。FFS找到被擦拭之區段作為一「緩衝器區段」，或若無被擦拭之區段，其先對一區段執行擦拭作業。然後FFS讀取尚未被修改及未被程式規劃之舊資料至緩衝器區段。然後 15 FFS以程式規劃被更新之頁資料。然後其等候下一個請求。若下一頁為在同一擦拭區段上，FFS繼續更新作業。若下一頁為在傳送中之擦拭區段外，其餘之未修改的資料將被複製至缓衝器區段。映射表登入值被改變為緩衝器區段實體位址。然後新的頁更新被開始。 20 參照第4圖，其被顯示一記憶體裝置11〇之一第二實施例。s己憶體裝置11 〇為類似第1圖顯示之記憶體裝置1 〇。因而，類似之部位將被指定類似之元件編號。記憶體裝置11〇與δ己憶體裝置1 0間僅有之差異在於記憶體裝置1 1 〇中一第二RAM匯流排40直接連接RAM記憶體100至主機裝置20而 38 1317478

非至記憶體控制器12。因而在記憶體裝置110中，主機裝置 20直接存取及控制RAM記憶體100。記憶體裝置10之實施例與記憶體裝置11〇之實施例間的差異在第5圖中所顯示的記憶體映射被反映。類似記憶體 5 裝置10地，記憶體裝置110之記憶體映射包含一NOr記憶體存取部分5 0被映射至NOR記憶體44、一 PNOR記憶體存取部分52被映射至記憶體裝置110中之RAM記憶體16，其再被映射至NAND s己憶體14、以及一 RAM記憶體存取部分54被映射至RAM記憶體16。然而，在以RAM記憶體1〇〇為透過第 10二RAM匯流排4〇被主機裝置2〇可直接存取下，記憶體裝置 no之記憶體映射亦包括另一 RAM記憶體存取部分55直接映射至RAM記憶體1〇〇。然後記憶體裝置110類似就記憶體裝置ίο被描述地進一步包含組配暫存器存取部分56與最後之ΑΤΑ記憶體存取部分58。 15 在記憶體控制器12與主機裝置20及與NAND記憶體14 成介面下，記憶體裝置10比習知技藝之記憶體裝置提供較多保護。特別是記憶體控制器I2可如在考慮到數位權利管理中地限制對儲存於NAND記憶體14之某些資料的存取。、步而。，5己憶體裝置可將儲存於NAND記憶體14中之 2〇 #料加密以保護敏感性資料。最後，記憶體控制器12可針對在NANDs己憶體14之某些部位的資料的不經意之擦执提仪保護。最後在以儲存於N〇R記憶體62中之程式下控制器 12為—種自我開機裂置，意思為其不需要來自主機裝置2〇

之起動命令D 39 131.7478 本發明有很多層面。首先，記憶體裝置ι〇或n〇為通用記憶體裝置。該記憶體裝置具有一記憶體控制器，其具有一第一位址匯流排用於接收一RAM位址信號、一第一資料匯流排用於接收RAM資料信號、以及一第一控制匯流排用 5 於接收RAM控制信號。記憶體控制器具有一NOR記憶體被埋入於其中且進一步具有一第二位址匯流排用於與一依電性RAM記憶體成介面、一第二資料匯流排用於與該依電性 RAM記憶體成介面、以及一第二控制匯流排用於與該依電性RAM記憶體成介面。該控制器進一步具有一第三位址/ 10資料匯流排用於與一非依電性NAND記憶體成介面，以及 —第三控制匯流排用於與非依電性NAND記憶體成介面。該記憶體裝置進一步具有一RAM記憶體被連接至該第二位址匯流排、該第二位址資料匯流排與該第二控制匯流排。該記憶體裝置進一步具有一非依電性NAND記憶體被連接 15至該第三位址/資料匯流排及至該第三控制匯流排。該控制器對該第一位址匯流排上被供應之位址信號反應、而N〇R 記憶體對該第一位址匯流排上被供應之一第一位址範圍反應、而該NOR記憶體對該第一位址匯流排上被供應之第二位址信號反應、以及NAND記憶體對該第一位址匯流排上 20 被供應之一第三位址範圍反應。在本發明還有之另-層面中，該記憶體裝置為通用記憶體裝置，其中使用者可定義記憶體空間分配。該記憶體裳置具有-記憶體控制器，其具有—第一位址匯流排用於接收一 RAM位址信號、一第一資料匯流排用於接收RAM資 40 1317478 料#號、以及一第一控制匯流排用於接收RAM控制信號。記憶體控制器具有一 NOR記憶體被埋入於其中且進一步具有一第二位址匯流排用於與一依電性RAM記憶體成介面、一第二資料匯流排用於與該依電性RAM記憶體成介面、以 5及一第二控制匯流排用於與該依電性尺八]^記憶體成介面。該控制器進一步具有一第三位址/資料匯流排用於與一非依電性NAND記憶體成介面，以及一第三控制匯流排用於與非依電性NAND記憶體成介面。該記憶體裝置進一步具有一RAM記憶體被連接至該第二位址匯流排、該第二位址 10資料匯流排與該第二控制匯流排。該記憶體裝置進一步具有一非依電性NAND記憶體被連接至該第三位址/資料匯流排及至該第三控制匯流排。該記憶體裝置對使用所定義之記憶體空間分派反應，其中一第一位址範圍在該第一位址匯流排上被供應，該記憶體裝置對1^〇尺記憶體作業反應， 15包括對N〇R通訊協定命令反應、及一第二位址範圍在該第一位址匯流排上被供應，以及一第三位址範圍在該位址匯流排上被供應，該記憶體裝置對操作成為ATA礤碟驅動裝置之NAND記憶體反應，其中該等第一、第二與第三位址範圍全為可被使用者定義的。 20 在本發明還有之另一層面中，該記憶體裝置具有一吃憶體控制器，其具有一第一位址匯流排用於接收—汉八^位址信號、一第一資料匯流排用於接收RAM資料信號、以及一第一控制匯流排用於接收RAM控制信號。記憶體控制器進一步具有一第二位址匯流排用於與一依電性;rAm記憶體 41 1317478 ♦ * 成介面、一第二資料匯流排用於與該依電性RAM記憶體成介面、以及一第二控制匯流排用於與該依電性RAM記憶體成介面。該控制器進一步具有一第三位址/資料匯流排用於與一非依電性NAND記憶體成介面，以及一第三控制匯流 5 排用於與非依電性NAND記憶體成介面。該記憶體裝置進一步具有一RAM記憶體被連接至該第二位址匯流排、該第二位址資料匯流排與該第二控制匯流排。該記憶體裝置進 _ 一步具有一非依電性N AN D記憶體被連接至該第三位址/資料匯流排及至該第三控制匯流排。該控制器進一步具有一 10 設施以在該第一位址匯流排上接收一第一位址及映射該第一位址至該非依電性NAND記憶體，而以該依電性RAM記憶體作用成為用於在該非依電性NAND記憶體之該第二位址來回的資料之快取記憶體，以及一設施用於維持被儲存於作為快取記憶體之該依電性RAM記憶體的資料與在該非 15 依電性NAND記憶體中之第二位址的資料間之資料一致 • 性。在本發明之另一層面中，該記憶體裝置具有一記憶體控制器，其具有一第一位址匯流排用於接收一NOR位址信號、一第一資料匯流排用於接收NOR資料信號與資料通訊 20 協定命令、以及一第一控制匯流排用於接收NOR控制信號。記憶體控制器進一步具有一第二位址匯流排用於與一依電性RAM記憶體成介面、一第二資料匯流排用於與該依電性RAM記憶體成介面、以及一第二控制匯流排用於與該依電性RAM記憶體成介面。該控制器進一步具有一第三位 42 1317478 聲址/資料匯流排用於與一非依電性NAND記憶體成介面，以及一第三控制匯流排用於與非依電記憶體成介面。該記憶體裝置進一步具有一RAM記憶體被連接至該第 . 二位址匯流排、該第二位址資料匯流排與該第二控制匯流 5排。該記憶體裝置進一步具有一非依電性NAND記憶體被連接至該第三位址/資料匯流排及至該第三控制匯流排。該控制器進一步操作RAM記憶體以模擬包括有NOR通訊協定 | 命令之NOR記憶體裝置的作業。本發明之記憶體10或110的使用之一為在第6圖顯示的 10 PC系統300中。記憶體裝置1〇或11〇可以下列模式作用。第一，記憶體10或110可取代DRAM 340。由於記憶體 10或110具有一RAM部分，其可取代DRAM 340。進一步言之，由於記憶體10或110亦具有非依電性部分，記憶體1〇或 • 110可在其NAND記憶體14中儲存某些軟體，使得在pc 300 15 開機之際軟體可透過記憶體10或110之控制器12立即被讀 • 取且以不須其由HDD 326被擷取地被處理器314執行。此外，經常被使用者使用的某些資料或程式如被作業系統監測地亦可由HDD 326預先被取還及被儲存於記憶體1 〇或 110之NAND 14或NOR記憶體44部分中，而如特定使用者感 20 受般地節省作業之際的時間。最後，記憶體10或110可被使用作為用於來自HDD 326之資料/程式的磁碟快取記憶體。第二，記憶體10或110可取代BIOS 320。由於記憶體1〇或110為可以NOR方式作業的，記憶體10或110可取代BIOS 320及可被使用以儲存處理器314要求啟動pc 300之開機 43 131,7478 «4 «Τ' 瑪。對來自BIOS 320之南橋318的介面可為並列或串列的。此外，記憶體1G或11G可被分割為至少二部分：__部用於儲存BIOS碼及另一部分用於儲存作業系統之碼。在此事件 . 中’由於—些作業碼為在記憶體10或110之非依電性記憶體 5部分中而非被儲存於HDD 326上，PC300之開機可以更迅速。控制器12可提供安全存取以對一或其他部分授權。在於此模式中作業時，記憶體1〇或11〇不須包含任何RAM _ 16。&己憶體10或11〇可以只是具有小量憶體44與一 NAND快閃記憶體14之控制器12且不須包含任何RAM 10 16，或能在虛擬NOR模式中作業。進—步言之，並非全部之BIOS 320指令須被儲存於N〇R記憶體44中。BI〇s 32〇之一些指令可被儲存於N〇R記憶體44而其餘者被儲存於 NAND快閃記憶體14中。，第二，記憶體10或11〇可取代BI〇s 32〇且以匯流排35〇 - 15被分割為二匯流排：與由南橋318至BIOS 320並列或SPI(串 • 列）之一第一匯流排35卜及由南橋318至則〇8 32〇之工業標準ΑΤΑ匯流排的一第二匯流排352(見第7人圖之顯示）^在此模式中（其為上述第二模式的變形），記憶體1〇或11〇不須包含任何RAM 16。除了BIOS指令之儲存與擷取功能外，由於 20記憶體10或110亦具有ATA匯流排，其在PC系統300被使用用成為不需要HDD 326之薄用戶的應用中被使用成為「輕」 HDD。因而，記憶體1〇或no可用成為在NAND快閃記憶體 14中之BIOS指令的儲存器或作業系統或使用者資料之儲存器。因而如此處被使用者，匯流排35〇可意為任何型式之匯 44 1317478 流排或匯流排群组，包括pci、pci直達、USB與ATA等，但不限於此。第四、記憶體10或110可取代則S32〇x以匯流排被重 ‘ 新路由，使得記憶體10或110如第7B圖顯示地被置於由南橋 • 至聰^ 326或至USB琿327間之信號上。由於記憶體1〇或Ί、有控制器12，其有三種模式可操作。首先，其可為完全透明的’即好像記憶體10或110未出現，而以匯流排 ► 350上之通訊由南橋318被導向HDD 326或USB埠327。第二、記憶體10或110可「智慧地」聆聽代表南橋318與hdd 1〇 326間之命令或資料的信號，並「陷住」或「捕捉」任何此命令或資料。若南橋318所請求之資料被儲存於記憶體1〇或 110中，記憶體10或110可不須有HDD 326回應地對此回應。因而，效能藉由記憶體1〇或110為HDD 326作用成為快取記憶體而被改進。其應被注意到，此作業模式不需要任 15何特殊之軟體驅動程式。第三、記憶體1〇或11〇可「陷住」 > 命令且在分析後重新發射該命令。最後在pCC 300為關閉模式下，MCU 12與記憶體1〇或no可作用成為對HDD 326之主機並控制其作業。此能力將在此後更詳細地被討論。此處再次地說’ HDD 326在此模式作業時不須包含任何ram 20 16。記憶體1〇或11〇可只是為小量之NOR記憶體44與一 NAND快閃記憶體14。類似於第三作業模式者，連接南橋 318至BIOS 320及至HDD 326的匯流排350可包含一組匯流排，如：用於存取NOR記憶體44之並列或SPI匯流排351，與用於存取NAND記憶體14之工業標準ΑΤΑ匯流排352。 45 131,7478 V* ▼ NOR快閃記憶體44如先前討論地可作用以在對BIOS 320之存取為沿著並列或SPI匯流排351時為BIOS 320儲存指令。此外’由於NAND快閃記憶體14比NOR記憶體44便宜， _ NAND快閃記憶體η可被用以沿著並列或SPI匯流排351為 5 BI0S 儲存其餘之指令且被擷取至MCU 12内及被供

I 應。此外當南橋318企圖沿著ΑΤΑ匯流排352由HDD 326擷取資料時，NAND快閃記憶體14可被用以擷取來自HDD 326 | 之快取記憶體資料。第7B圖中顯示之例子的變形在第7C圖中被顯示’其中記憶體1〇或11()亦透過PCI匯流排、PCI直達 10匯流排或USB匯流排被連接至316橋晶片316。第五、由於記憶體10或110中之MCU 12為一處理器，其可用程式被規劃以服務非前述者的其他功能。例如MCU 12可用程式被規劃而作用成為MP3播放器或視訊播放，而以歌曲/視訊被儲存於NAND記憶體中。操作記憶體控制器 12之MCU 64所需的程式碼可被儲存於n〇R記憶體62中。若 • MCU 12不夠強健或其被欲於具有執行MP3/視訊功能之專用硬體’則專用之DSP處理器或專用之MP3播放處理器可被集積至記憶體裝置10或110内。因而以此特點下，不論PC 300是否開機，記憶體裝置1〇或no可播放被儲存於NAND 20 記憶體14中之歌曲或視訊。第六’在以記憶體裝置1〇或110讓其MCU 12為MP3或視訊播放用程式被規劃或以記憶體裝置1〇或110為MP3或視訊播放具有專用DSP處理下，就算PC 300為關閉或於冬眠模式時’記憶體裝置10或110可存取被儲存於HDD 326上 46 1317478 之額外的音頻/視訊資料。除了上面被提及之第六模式的特點外，在PC 300具有如較小之輔助顯示器的額外顯示器下，於pc 為關閉或於冬眠模式時，記M裝置1喊m可娜賴存於HDD 5 326上之音頻·視覺資料並在主要顯示器332或輔助顯示器 (未晝出）將其顯示。再次地說，在此作業模式中，pc 3〇〇之需要電力之「有源的」元件只有記憶體裝置1〇或11〇.〇 326、及輔助顯示器（未晝出）。因而在利用只有記憶體裝置 10或110為「開」時為「有源的」較小之輔助顯示器下，當 10處理器為關閉或於冬眠模式時，電力節省被獲得。最後在第七模式中，以匯流排350亦被連接至如USB埠 327之外部埠下，當處理器314為開時記憶體裝置1〇或11〇可作用成為USB集線器或作為通過裝置之USB。然而，當處理器314為關時記憶體裝置1〇或可作用成為USB主機， 15即記憶體裝置10或110控制被連接至USB 327之所有裝置及對其供電。其應被注意到USB匯流排只為本發明被導向之匯流排型中之一例。如先前被討論地，匯流排35〇可為任何型式之匯流排，包括PCI，PCI直達與ΑΤΑ等，但不限於此。可被連接至至USB埠327之裝置中包括讀卡機，其為系統 20 3〇〇提供對HDD 326備份之檔案影像、用於額外儲存或備份之外部儲存裝置、及如藍芽通訊裝置之額外的褒置。因而在此模式中，不須整個PC 300供電地由HDD 326「複製」槽案為可能的。【圖式簡單說明3 47 1317478 第1圖為記憶體裝置之第一實施例的方塊圖，包括被連接至主機系統或使用者的記憶體控制器。第2圖為在第1圖中的記憶體裝置之第一實施例的一記

It體映射_ ’顯示被在第丨圖之記憶體裝置外部的主機系統或使用者所見之位址空間映射至NOR記憶體、RAM記憶體娜AND記憶體。

第3圖為在第1圖之記憶體裝置之快閃記憶體中所使用的控制器之詳細方塊等級的電路圖。第4圖為記憶體裝置之第二實施例的方塊圖，包括被連 1〇接至主機系統或使用者的記憶體控制器。第5圖為在第4圖中的記憶體裝置之第二實施例的一記憶體映射圖，顯示被在第4圖之記憶體裝置外部的主機系統或使用者所見之位址空間映射至NOR記憶體、RAM記憶體與NAND記憶體。 15 第6圖為依照習知技藝之“IBM PC”架構的電腦系統之方塊圖。第7A、7B與7C圖為方塊圖，顯示依照具有第6圖之 IBM PC的元件之第一或第二實施例其中之一的記憶體裝置之連接與使用。 20 【主要元件符號說明】 10…記憶體裝置 12…記憶體控制器 14…NAND記憶體 16…RAM記憶體 20…主機裝置 22…位址匯流排 24…資料匯流排 26…等候控制信號 48 1317478 ♦ ▼ 28…RST#控制信號 30…控制信號 32…控制匯流排 40…RAM匯流排 — 42···ΝΑΝϋ 匯流排 - 44…NOR記憶體 46—SRAM記憶體 48…SRAM控制器 • 50—NOR記憶體存取部分 52…PNOR記憶體存取部分 54,55…RAM存取部分 56…組配存取部分 58…大量儲存器存取段 60…組配暫存器 - 61…韌體或程式碼 _ 62_"NOR記憶體 _ 64…微控制器 66 …CAM 66a…頁位址部分 6 6b…指標位址部分 66c…狀態部分 68…命中/漏失比較邏輯 70 …MUX 72…MCC/ECC單元 74 …MUX 79…工作檔暫存器 80 …MUX 81…資料暫存器 84 …MUX 90…加密引擎 92…RAM記憶體 100…RAM記憶體 110···記憶體裝置 300.··電腦系統 312…母板 314.·.處理器 316···集線器晶片 318···集線器晶片 320--BIOS 322…鍵盤 324…滑鼠 325…擴音器 326 …HDD 327…埠 328…數據機 330···圖形控制器 332···顯示器 340 …DRAM 350···匯流排 351···匯流排 352···匯流排 49

Claims

1317478 鎿十、申請專利範圍： 1. 一種個人電腦，其包含：一主處理器；一記憶體被連接至該主處理器，該記憶體包含：一記憶體控制器具有一第一匯流排用於由該主處理器接收一位址信號與一資料信號；一第二匯流排用於與一NAND記憶體成介面；及一第三匯流排與一RAM記憶體成介面；以及一第四匯流排用於與一NOR記憶體成介面；一 NAND記憶體被連接至該第二匯流排；一 RAM記憶體被連接至該第三匯流排；一NOR記憶體被連接至該第四匯流排；以及其中該記憶體控制器為對在該第一匯流排上被供應之NOR通訊協定命令與RAM通訊協定命令反應的。 2. 如申請專利範圍第1項所述之電腦，其中該NOR記憶體為用於儲存該主處理器的可開機碼。 3. 如申請專利範圍第1項所述之電腦，其中該NAND記憶體為用於儲存該主處理器的可開機碼。 4. 如申請專利範圍第1項所述之電腦，其中該記憶體為一單片積體電路模。 5. 如申請專利範圍第1項所述之電腦，其中該記憶體控制器為一第一積體電路模、該NAND記憶體為一第二積體電路模、該RAM記憶體為一第三積體電路模、及該NOR 記憶體被集積於該記憶體控制器中。 50 131.7478 6·如申4專利_第5項所述之電腦，其中該等第一、第一與第二積體電路模被封裝在一起。 7’如申明專利範圍第！項所述之電腦，其中該記憶體控制器為-第-積體電路模、該NAND記憶體為一第二積體電路模，該RAM記憶體與該N〇 R記憶體被集積於該記憶體控制器中。 8.如申凊專利範圍第7項所述之電腦，其中該等第一與第二積體電路模被封裝在—起。 9·如中4專利範圍第1項所述之電腦，其巾用於儲存程式碼的該記憶體被組配以對該第一匯流排上作為一 n〇r 位址之一第一位址、該第—匯流排上作為一raM位址之一第二位址、及該第—匯流排上之一第三位址作為一 ATANAND位址反應。 10. 如申請專利範圍第7項所述之電腦，其中用於進一步儲存程式碼的該NOR記憶體被組配以起動該記憶體控制器之作業。 11. 如申請專利範圍第8項所述之電腦，其中該記憶體控制器進一步包含：一暫存器用於儲存來自一主機裝置的1組配之參數，用於將來自該第一匯流排的一位址分離成為nor作業、使用該NAND記憶體2N〇R模擬作業、RAM作業與 ATANAND作業。 12. 如申請專利範圍第11項所述之電腦，其中用於儲存程式碼的該NOR記憶體被組配以致使該RAM記憶體被使用 51 1317478 中該NAND記憶體作用成為該硬碟驅動器的快取記憶體。 18. 如申請專利範圍第16項所述之電腦，其中該輔助記憶體進一步為可連接至一輸入/輸出埠。 19. 如申請專利範圍第18項所述之電腦，其中該輸入/輸出埠為一 USB埠。 20. 如申請專利範圍第16項所述之電腦，其中該輔助記憶體進一步為可連接至一 PCI匯流排或PCI直達匯流排。 21. 如申請專利範圍第18項所述之電腦，其中該輔助記憶體作用以在該輸入/輸出埠間與在該硬碟驅動器間來回傳送資料，而不管該主處理器的電力狀態為何。 22. 如申請專利範圍第21項所述之電腦，其中該NOR記憶體進一步儲存程式碼用於將該記憶體控制器操作成為一數位音頻/視覺播放裝置。 23. 如申請專利範圍第22項所述之電腦，進一步包含：一顯示器裝置被連接至該主處理器；其中該輔助記憶體被連接至該顯示器裝置用於操作該顯示器裝置。 24. 如申請專利範圍第17項所述之電腦，其中該輔助記憶體在該主處理器與該硬碟驅動器間有三種模式為可操作的：透明、陷住或更新發射。 53