TWI314321B - Semiconductor memory apparatus and method for memorizing information in the same - Google Patents

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1314321 玖、發明說明： 發明所屬之枝術領域 本發明係特別有關於藉由將電荷儲存於電容器以記憶 資訊之半導體記憶裝置。 先前技術 在習知之將電荷儲存於電容器以記憶資訊的半導體記 憶裝置，例如在日本專利特開平2-3162號所教示，在一 個儲存周期(memory cycle)中有主動（active)期間與非主動 (nonactive)期間，在非主動期間中，必須進行位元線(bit line) 對間之電位平衡與預充電(precharge)。預充電的電壓準位 係按照在記憶胞所使用的電晶體之特性（啓始電壓値），設 定於比電源電壓Vcc之I/2電壓稍低的電壓準位。 第3A、3B圖係說明習知的半導體記憶裝置之動作的 信號波形圖，第3A圖係表示位元線對之信號波形。在轉 移列非主動期間時，預充電命令信號變化於高電位(high)， 由預充電控制電路使位元線對成爲導通狀態，以實行位元 線對之平衡動作，位元線對之電位係如第3A圖所示，成 爲Vcc X 1/2以完成平衡動作。 但，位元線對之最終電壓準位，爲了達成低電壓動作 化之關係，藉由電壓補償電路再由Vcc/2降低△ VI。 可是，具有上述動態（dynamic)型之記憶胞之半導體記 憶裝置，高速存取之實現爲最大之課題。但，在上述之習 知半導體裝置，從使位元線對爲導通狀態，至其電壓成爲 Vcc/2並再降低△ VI爲止’需要之等待時間。由於低 11694pif.doc/008 5 1314321 電壓動作化需要費時間，所以有處理速度變遲之問題。 尙且’爲高速化，雖可考慮將位元線對成爲導通狀態 的時序(timing)予以提早，但如提早此時序時，變成在第3B 圖所示字元線之電壓爲不完全下降之狀態，而使位元線對 間成爲導通，結果寫入於記憶胞資料會有消失之虞。因此， 提早位元線對間之導通的時序爲不可能。 發明內容 本發明係基於上述問題點所進行者，其百的係在於提 供一種半導體記憶裝置，藉由將電荷儲存於電容器以記憶 資訊，可達成低電壓動作化之同時，也能達成高速動作化。 爲達成上述目的之本發明的半導體記憶裝置係，藉由 將電荷儲存於電容器(capacitor)以記憶資訊，其特徵在於， 在由位元線對間之短路以使位元線對成爲中間電位的預充 電前，使充電於高電位側的位元線電位，在寫入於記憶胞 之資料不消失之範圍內，預先加以下降。 又，爲達成上述目的，本發明的半導體記憶裝置’藉 由將電荷儲存於電容器以記億資訊，包括強制壓電路’係 具有第一開關元件、強制降壓用電容器及第二開關元件’ 其中，第一開關元件係一端連接於高電位側之驅動線’強 制降壓用電容器及第二開關元件係以並聯設於上述第一開 關元件的他端與接地電位之間。其特徵在於事前使第二開 關元件成爲導通（〇n)狀態，將上述強制降壓用電容器保持 於零電位，在藉由使位元線對間加以短路’以將位元線對 成爲中間電位的預充電前，使上述第一開關元件成爲導通 11694pif.doc/008 6 1314321 (on)狀態’將上述高電位側之驅動線的電位，在寫入於記 億胞之資料不消失之範圍內，預先加以下降。 爲讓本發明之上述原理和其他目的、特徵和優點能更 明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作 詳細說明如下： 實施方式 [實施例之構成]以下，參照圖式說明本發明之一實施 例的半導體記憶裝置。第1圖係本實施例的具有動態隨機 存取記憶(DRAM: Dynamic Random Access Memory 之記憶 胞的半導體記憶裝置之電路圖。本實施例之半導體記憶裝 置係設有複數條字元線(word line)WL與複數組之位元線 (bit line)對BL及瓦，且字元線與位元線對直交，在字元 線WL與位元線BL及亙之交點，係配置具有一組電晶體 (transistor)與電容器(capacitor)之記憶胞MC。尙且，在第 1圖，爲使圖式簡略化起見僅加以表示一部分之記憶胞等。 又，本實施例之半導體裝置，係具有P通道電晶體P1、 N通道電晶體N1、預充電電路10、強制降壓電路11、感 應放大電路12、及保持電路13。其中，P通道電晶體P1 係設於高電位側之驅動線S1與電源Vcc之間，N通道電 晶體N1係設於低電位(low)側之驅動線S2與接地電位之 間，預充電路1〇係具有將位元線對預充電於中間電位之P 通道電晶體P5，強制降壓電路11係在由預充電電路1〇進 行預充電前，預先將高電位側之驅動線S1的電位強制降 壓，感應放大電路（Sense amplifier circuit)12，係具備兩個 11694pif.doc/008 7 1314321 P通道電晶體P2、P3與兩個N通道電晶體N2、N3，感知 位元線對間之微小電位差加以放大，保持電路（hold cirCUit)13係用以使預充電後之驅動線保持於一定値。尙 且，N通道電晶體N4及P通道電晶體P4係用以將驅動線 SI、S2間短路。 本實施例的特徵之一係在由預充電電路10進行預充電 之前，設置將高電位側之驅動線的電位預先下降之強制降 壓電路11。此強制電路11係具有第一 N通道電晶體N10、 第二N通道電晶體Nil及強制降壓用電容器C1。其中， 第一 N通道電晶體N10係一方之導通端子連接於高電位 側之驅動線S1，第二N通道電晶體Nil及強制降壓用電 容器C1係並聯連接於第一 N通道電晶體N10之他端的導 通端子與接地線之間。 預充電電路10係藉由將位元線對間短路，使位元線對 之電位預充電於由強制降壓電路11所降壓之電位與接地 電位的中間電位。 感應放大電路12係感知由記憶胞之讀出動作在位元線 所產生之微小電位差，位元線BL係在將儲存於記憶胞之 正電荷資料讀出之側（以下，也稱爲高電位側），藉由使位 元線BL連接於驅動線S1以將位元線BL充電於電源電位 Vcc，藉由使字元線亙連接於驅動線S2以將位元線瓦成爲 接地電位。 又，位元線BL係在將儲存於記憶胞之負電荷資料讀 出之側（以下，也稱爲低電位側），藉由使BL線連接於驅 11694pif.doc/008 8 1314321 動線S2以將字元線BL爲接地電位，藉由使位元線亙連 接於驅動線S1以將位元線瓦充電於電源電位Vcc。 保持電路13係在藉由預充電電路1〇進行預充電以將 位元線對之電位下降至預定電位後，在預定時間，保持下 降之電位，以使下降之電位不發生變動。 又，如後述之第2圖所示在預定之時序，將強制降壓 控制信號P 1供給於第一 N通道電晶體N10，預充電開始 信號P 2供給於預充電電路之P通道電晶體P5，強制降壓 控制信號P 3供給於第二N通道電晶體Nil。尙且，在預 定之時序，將控制信號0 1〇供給於P通道電晶體P1，控 制信號P 11供給於N通道電晶體N1，控制信號φ 12供給 於Ρ通道電晶體Ρ4。尙且，感應放大電路12、預充電電 路10、保持電路13及記憶胞MC係與習知者同樣之關係， 此等電路之詳細說明係從略。 [實施例之動作]其次，對本實施例之半導體記憶裝置 的動作，參照第2Α〜2Ε圖加以說明。第2Α〜2Ε圖係表示 說明在第1圖所示之半導體記憶裝置的動作之各部分的信 號波形，第2Α圖係表示位元線BL及位元線亙之信號波 形，第2Β圖係表示字元線WLa之信號波形，第2C圖係 表示供給於強制降壓電路11之第一 N通道電晶體N10之 閘極(gate)的強制降壓控制信號ρ 2之波形，第2E圖係表 示供給於強制降壓電路11之第二N通道電晶體Nil的閘 極之強制降壓控制信號ρ 3的波形。 當第2D圖所示之預充電開始信號ρ 2成爲高電位時， 11694pif.doc/008 9 1314321 由此P通道電晶體P5成爲斷開(off)狀態，以使位元線對 BL、5Z之短路加以開放，變成浮置(floating)狀態，轉移於 主動(active)期間。以此狀態，在第2B圖所示之字元線WLa 之電位上昇到達預定電位時，記憶胞之電晶體變成爲導通 (on)，依據記憶胞之電容器的電荷，位元線BL之電位以 稍微變化。此時之電位係在記憶胞記憶「1」時稍微上昇， 記憶「0」時稍微下降。字元線WLa之高電位信號比電源 電壓Vcc大，係爲了充分且高速的讀出記憶胞的資料。第 2A圖所示之位元線對的信號波形，在記憶胞記憶「1」之 場合，即表示在電容器儲存正電荷之場合。藉由記憶胞之 電晶體成爲導通(on)狀態，記憶胞之電容器之電荷被放電， 且高電位側之位元線BL的電位稍微上昇(約200mV)。如 此的稍微上昇，係由於位元線之電容遠比電容器之電容爲 大所致。尙且，位元線亙之電位，因所連接之記憶胞的電 晶體仍爲斷開(off)狀態之關係，不發生變化。 感應放大電路12係感知此種稍微之電位差使位元線對 連接於驅動線SI、S2，以使位元線對放大於預定電位 (+3V、-3V)。又，由於字元線成爲高電位，所放大之位元 線BL、瓦的電位係以電荷再度儲存於記憶胞之電容器。 此後，在強制降壓控制信號^> 3變爲導通前之主動期 間內的適當時機，如第2E圖所示的強制降壓控制信號P 3 供給於N通道電晶體Nil，N通通道電晶體Nil變成爲導 通(on)狀態。此結果，電容器C1之電荷係經由N通道電 晶體Nil放電。以此狀態，在字元線WLa之電位比驅動 11694pif.doc/008 10 1314321 線之電位下降於記憶胞的電晶體之vt(啓始電壓)以下之電 位時，或者比該時點稍遲，使強制降壓控制信號P 1成爲 高電位。使強制降壓控制信號(P 1以此時序成爲高電位係 由以下之理由所使然。在記憶胞寫入「1」時，位元線BL 也爲同電位，在此時點，由於字元線己經比驅動線之電位 下降至Vt以下的電位，Δν係可以在Vt之範圍內降壓且 無資料消失所致。 藉由強制降壓控制信號p 1變成爲高電位，N通道電 晶體N10成爲導通(on)狀態。由此驅動線S1，及由感應放 大器12連接於驅動線S1之位元線BL的電位，係依據電 容器C1之値，如第2A圖所示從電源電位下降AV之電位。 此Δν係依據所使用之記憶胞的電晶體之啓始電壓，在此 電晶體不成爲導通（on)狀態的範圍內。即，由於記憶胞之 電晶體的Vt係約爲0.5V〜1.0V，即使位元線BL之電位不 在3V ’在2.5V或2V時，記憶胞之電晶體係也不成爲導 通(on)狀態，因此儲存於記憶胞之資料不會消失。·又，由 於高電位側之位元線BL係在不久即將下降，即使位元線 BL提早下降’亦不會產生任何缺失。寧可藉由使高電位 側之位元線BL提早下降’而可以達成減低消耗電力之效 果。尙且，強制降壓控制信號φ 1之脈衝寬係以約5ns程 度就充分足夠。 當驅動線(位元線BL)下降Δν時，預充電開始信號史 2成爲低電位，Ρ通道電晶體Ρ5成爲導通(οη)狀態，位元 線對BL、亙間加以短路，以進行預充電。 11694pif.doc/008 11 1314321 第2A圖所示之At，係爲從預充電開始至兩位元線達 到預定電位爲止之等待時間。在等待時間之經過後’ 位元線對到達預定電位時，可進行其次之讀出·寫入。尙 且，保持電路13係在位元線電位下降於預定電位後’在 預定時間，保持此電位，以使下降之電位不發生變動。 上述習知之半導體記憶裝置之場合，使位元線對間加 以短路，在電位成爲中間電位(3/2V=1.5V)後，再略微將電 位下降，例如使電位下降於1.25V，從中間電位1.5V下降 於1.25V需費時間，從使位元線對間加以短路至其次之可 存取止，需要相當之等待時間（Δί 1)。對此，本實施例之 場合，在使位元線加以短路前，預先將高電位側之位元線 從3V，例如下降於2.5V後，使位元線對間加以短路。藉 此，各位元線之電位係以極短之等待時間At ，達到目標 之中間電位(2.5/2V=1.25V)。至於等待時間At依此變短， 係可由以下之理由得知。習知之半導體記憶裝置的場合， 在使位元線對間加以短路後，由於需更再使電位下降，因 此必須使兩方之位元線BL、亙之電位下降，負載較大。 對此，由於本實施例之半導體記憶裝置係使位元線對之一 方’即僅使高電位側之位元線BL下降，比較於習知之裝 置負載成爲約一半。又’本實施例之場合，預先使位元線 BL之電位的下降，係從3V至2.5V，與習知之半導體記 憶裝置之從1.5V下降於1.25V的場合比較時，由於是從 較高之電位加以下降’以此點比較於習知者時，亦能夠在 短時間內下降於目標電位。 11694pif.doc/008 12 1314321 尙且，使位元線對間加以短路時之電位比位元線對間 之中間電位（1.5V)再下降，係爲了使低電壓化成爲容易。 即，低電壓化時’讀出儲存於記憶胞之「1」資料時的電 位也變低。此電位係從習知之5V下降於3V ’最近係更成 爲2.5V。在讀出儲存於記憶胞之「1」時，如位元線對間 加以短路時之電位爲i.5V ’則必要使字元線之電位爲 1.5V+V 〇現今，Vt=0.7V時，如字元線之電位不提昇至 2.2V，則不能讀出記憶胞之「1」’無法低電壓化。對此， 使預充電時之位元線的電位下降時’例如’使位元線對間 加以短路時之電位爲1.25V時’係在字元線之電位爲 1.25+Vt(0.7V)=1.95V時，可加以讀出’相較於使位元線 對間短路時之電位爲1.5V時’可只低0.25V之電位而能 加以動作，可達成低電壓化。又’藉此能達成讀出速度之 高速化。 [實施例之效果]在習知之半導體記憶裝置，記憶胞之 電晶體在完全成爲斷開（〇f〇狀態後’使位元線對間加以短 路，在位元線成爲中間電位後’再由電壓補償電路下降至 預定電位。因此，使位元線下降於預定電位，需要相當的 時間。對此，依據上述之本實施例的半導體記憶裝置時， 僅使位元線對間加以短路，積極的藉由預先使高電位側之 位元線電位下降，在使位元線對間加以短路時，使高電位 側之位元線以極短時間可下降於預定電位。因此，依照本 實施例時，可達成低電壓動作化之同時，也能達成動作之 高速化。 11694pif.doc/008 13 1314321 [其他實施例]尙且’本發明係並非限定於上述實施例， 在不變更本發明之宗旨的範圍內可能有種種變更。例如， 在上述實施例，係在使位元線對間加以短路前，藉由使高 電位側之位元線電位加以下降時，將驅動線si經由兩個 N通道電晶體N10 ' Nil與電容器C1加以接地，然而亦 可以經由兩個P通道電晶體與電容器加以接地。 又’在上述實施例，係以電源電壓Vcc爲3V之場合 加以說明，電源電壓Vcc係可比3V小，也可比3V大。 再者，本發明係並非限定於上述實施例，只要具有動 態型之記憶胞，使位元線預充電者，不僅爲DRAM，任何 之半導體記憶裝置均可。 [發明之效果]如以上說明，依照本發明爲了其次之讀 出及寫入周期而進行預充電之前，藉由使充電於高電位側 之位元線電位，在寫入於記憶胞之資料不消失之範圍內， 預先加以下降，在實行預充電之際，可使位元線對在極短 時間下降於預定電位，因此，可提供一種半導體記憶裝置， 可達成低電壓動作化之同時，能達成動作之高速化。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 圖式之簡單說明 第1圖係本實施例之有DRAM的半導體記憶裝置之 電路圖。 11694pif.doc/008 14 1314321 第2A〜2E圖係表示說明本實施例的半導體記憶裝置之 動的各部分之信號波形圖；第2A圖係表示位元線BL及 亙之信號波形圖；第2B圖係示字元線之信號波形圖；第 2C圖係表示供給於強制降壓電路11之第一 N通道電晶體 N10的閘極之強制降壓控制信號p 1的波形圖；第2D圖 係表示供給於預充電電路1〇之P通道電晶體P5的預充電 間始信號P 2之波形圖；第2E圖係表示供給於強制降壓 電路11之第二N通道電晶體Nil的閘極之強制降壓控制 信號P 3的波形圖。 第3A〜3B圖係說明習知之半導體記憶裝置的動作之信 號波形圖；第3A圖係表示位元線對之信號波形圖；第3B 圖係表示字元線之信號波形圖。 圖式之標示說明_· 10 預充電電路 11 強制降壓電路 12 感應放大電路 13 保持電路 BL 位元線 WL 字元線 S 驅動線 MC 記憶胞 Cl 強制降壓用電容器 11694pif.doc/008 15

Claims (1)

1314321 爲第 92117240

號中文專利範圍無劃線修正L iJ3 修正日期:98年5月13曰 拾、申請專利範圍： 1. 一種在半導體記憶裝置中記憶資訊的方法，係將電荷 儲存於電容器以記憶資訊，其特徵在於： 在使記憶胞內的資料不消失的範圍內，將位元線對的第 一位元線的電位降壓；以及 在前述將位元線對的第一位元線的電位降壓的步驟之 後，將前述位元線對間短路，藉由使前述位元線對的電位 成爲中間電位，將前述位元線對預充電。 2. —種半導體記憶裝置，係將電荷儲存於電容器以記憶 資訊，係具有·‘ 強制降壓電路，具有一端連接於高電位側之驅動線的第 一開關元件； 強制降壓用電容器與第二開關元件，係以並聯設於前述 第一開關元件之他端與接地電位之間；以及 位元線對，其第一位元線連接到前述驅動線，其特徵在 於： 在前述第一開關元件成爲導通(on)狀態前，使前述第二 開關元件成爲導通狀態，以將前述強制降壓用電容器保持 於零電位， 在藉由使前述位元線對間短路並將前述位元線對成爲 中間電位以執行預充電前，使前述第一開關元件成爲導通 狀態，在使寫入於記憶胞之資料不消失之範圍內，預先將 該高電位側之驅動線的電位降低。 3. —種在半導體記憶裝置中記憶資訊的方法，係將電荷 11694pif.doc/008 16 1314321 儲存於電容器以記憶資訊.， 前述半導體記憶裝置具有： 強制降壓電路’具有一端連接於高電位側之驅動線的第 一開關元件； 強制降壓用電容器與第二開關元件，係以並聯設於前述 第一開關元件之他端與接地電位之間；以及 位元線對，其第一位元線連接到前述驅動線， 前述方法包括下列步驟： • 使前述第二開關元件成爲導通(〇n)狀態，以將前述強制 降壓用電容器保持於零電位； 藉由使前述第二開關元件成爲導通(〇n)狀態後，使前述 第一開關元件成爲導通狀態，以在使記憶胞內的資料不消 失的範圍內，將前述第一位元線的電位降壓；以及 藉由使前述位元線對間短路並使前述位元線對成爲中 間電位，以對前述位元線對進行預充電。 4. 如申請專利範圍第1項所述的在半導體記憶裝置中記 • 憶資訊的方法，前述中間電位低於U伏特。 5. 如申請專利範圍第1項所述的在半導體記憶裝置中記 憶資訊的方法，前述中間電位爲約1伏特至約1.5伏特》 6·如申請專利範圍第1項所述的在半導體記憶裝置中記 憶資訊的方法，前述第一位元線的電位係降壓至約2.0伏特 至約2.5伏特。 7.如申請專利範圍第1項所述的在半導體記憶裝置中記 憶資訊的方法’前述使記憶胞內的資料不消失的範圍，是 11694pif.doc/008 17 1314321 由前述記億胞相關的啓始電壓値決定。 8. 如申請專利範圍第1項所述的在半導體記憶裝置中記 憶資訊的方法，前述短路包括使前述位元線對的兩位元線 間所連接的開關元件爲導通狀態。 9. 如申請專利範圍第2項所述的半導體記憶裝置，前述 中間電位低於1.5伏特。 10. 如申請專利範圍第2項所述的半導體記憶裝置，前 述中間電位爲約1伏特至約1.5伏特。 11. 如申請專利範圍第2項所述的半導體記憶裝置，前 述第一位元線的電位係降壓至約2.0伏特至約2.5伏特。 12. 如申請專利範圍第2項所述的半導體記憶裝置，前 述使記憶胞內的資料不消失的範圍，是由前述記憶胞相關 的啓始電壓値決定。 13. 如申請專利範圍第2項所述的半導體記憶裝置，前 述短路包括使前述位元線對的兩位元線間所連接的開關元 件爲導通狀態。 14. 如申請專利範圍第3項所述的在半導體記憶裝置中 記憶資訊的方法，前述中間電位低於1.5伏特。 15. 如申請專利範圍第3項所述的在半導體記憶裝置中 記憶資訊的方法，前述中間電位爲約1伏特至約1.5伏特。 16. 如申請專利範圍第3項所述的在半導體記憶裝置中 記憶資訊的方法，前述第一位元線的電位係降壓至約2.0 伏特至約2.5伏特。 17. 如申請專利範圍第3項所述的在半導體記憶裝置中 11694pif.doc/008 18 1314321 記憶資訊的方法，前述使記憶胞內的資料不消失的範圍， 是由前述記憶胞相關的啓始電壓値決定。 18.如申請專利範圍第3項所述的在半導體記憶裝置中 記憶資訊的方法，前述短路包括使前述位元線對的兩位元 線間所連接的開關元件爲導通狀態。 11694pif.doc/008 19