TWI311813B - Field effect transistor and method of manufacturing same - Google Patents
Field effect transistor and method of manufacturing same Download PDFInfo
- Publication number
- TWI311813B TWI311813B TW092118872A TW92118872A TWI311813B TW I311813 B TWI311813 B TW I311813B TW 092118872 A TW092118872 A TW 092118872A TW 92118872 A TW92118872 A TW 92118872A TW I311813 B TWI311813 B TW I311813B
- Authority
- TW
- Taiwan
- Prior art keywords
- distance
- semiconductor substrate
- segment
- section
- conductive
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 66
- 239000000758 substrate Substances 0.000 claims description 64
- 238000000034 method Methods 0.000 claims description 42
- 230000000694 effects Effects 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 230000008901 benefit Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000010276 construction Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003389 potentiating effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-L Sulfate Chemical compound [O-]S([O-])(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-L 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- HPQRSQFZILKRDH-UHFFFAOYSA-M chloro(trimethyl)plumbane Chemical compound C[Pb](C)(C)Cl HPQRSQFZILKRDH-UHFFFAOYSA-M 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003090 exacerbative effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 229910021653 sulphate ion Inorganic materials 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
1311813 玖、發明說明： 【發明所屬之技術領域】 本發明概言之係關於電子裝置，更特定言之，本發明係關 於％效電晶體及其製造方法。 【先前專利申請案之參考】 本專利申請案已於2002年7月31曰以專利申請第 1 0/2〇9,8 Ιό號在美國提出專利申請。 【先前技術】 一場效電晶體（FET)係一藉由調處一施於一閑極之電壓來 控制輸出電流之裝置。電晶體（包括FET)構成衆多主動電子 電路之積木式組件。多個元件參數之相互作用（包括不同裝 置兀件之間的電容及電阻值）可影響— FET之性能。fet可藉 由此等參數之—複雜折衷選擇來達成最佳化。該最佳化過 亦必須考慮熱餘子注MHCI)的料。現有設計之靈舌性 別達成間極彻電容(Cgd)減小及影響電晶體漂移 &之場板極之最佳化。 FET最佳化之複雜性特別在於：電晶“若包含 於同時減小Cgd並減小峰值電埸 Π 源極電容…至目前電::一%=:顯:大閉極· 小…此等屏蔽未必對水平及法拉“蔽來減 此，需要一裝置結構，其能夠改良裝置特性並提高苹：參： 最佳化設計之靈活性且 〜參數 最小。 ㈣，、匕 > 數之負面影響降至 【發明内容】 86534 1311813 本發明關於一種場效電晶體，該場效電晶體包括一具有第 一部分及第二部分之汲極區，且該第二部分之摻雜程度輕於 該第一部分。一溝道區鄰近該第二部分，且一汲極位於該汲 極區上。一閘極覆於該溝道區之上。一屏蔽結構覆於該汲極 區之上且在距一半導體基板的第一距離處具有一第一區段 並在距該半導體基板的第二距離處具有一第二區段，且第二 距離大於第一距離。在一特定具體實施例中，FET包括一屏 蔽結構，其中第一與第二區段實體分開。FET内該等屏蔽區 ’又之疋位可變化，且可獨立控制每一區段之電位。 爲闡釋之簡單及清楚起見，附圖僅闡釋構造之基本態樣， 爲避免不必要地混淆本發明，本文省略有關衆所習知之特徵 及技術之闡述及細節。此外，附圖中的元件未必按比例繪 製。舉例而言，爲增強對本發明具體實施例的理解，附圖中 某些元件之尺寸可能相對於其它元件而誇大。相同的元件符 號在不同圖式中表示相同的元件。 在說明書及申請專利範圍中，術語Γ第一」、「第二」、「第 三」、「第四」及類似術語（若有）係用於區分類似元件而未必 用於闡述一特定具體順序或時間次序。應瞭解，如此使用之 術語在合適之情形下可互換，以使本文中所闡述之本發明具 體實施例（舉例而言）能以本文所闡釋之彼等次序以外的次序 或另外闡述之次序作業。 在說明書及申請專利範圍中，術語Γ左」、「右」、「前」、 「後」、頂部」、「底部」、「在......上面」、「在......下面J及 類似術語（若有）用於闡述之目的而並非用於闡述固定不變的 86534 !311813 相對位置。應瞭解，如此使 之術30在合適情形下可互換， 以使本文中所闡述之本發明麻 所闡釋之#蓉—a L "知例（舉例而言）能以本文 所閣釋之彼等疋向以外的 门次另外闡述之定向作業。本文 中所用術語耦合」定義爲以機械哎非機μ古^ * 飛顿次非機械方式直接或間接 連接。 【實施方式】 在本文所揭示之本發明—特定具體實施例中，一航包含 一在製造過程中設置之雙板極結構。可將該板極之—部分製 作於充分靠近半導體處，以影料值電場，但充分遠離閑極 以不顯著增大cgy輸入阻抗隨Cgs之減小而增大，此乃吾人 期望之結果。可在—較厚介電層上面形成板極之第二部分以 屏蔽閘極免受没極之影響，但仍充分遠離間極以不顯著提高
Cgs。本發明可顯著提高RF高功率裝置之性能最佳化之靈活 性。 圖1闌釋一該項技術中所習知之傳統場效電晶體1〇〇之一 部分，其中一半導體基板10具有由一溝道區14分開的一汲極 區12及一源極區13,由此形成一場效電晶體之一部分。如在 該項技術中衆所習知，半導體基板10可包括一矽層或一其它 半導體材料層。作爲一實例’一矽層可實質上由使用一磊晶 方法生長之結晶石夕構成。 仍參見圖1 ’ 一閘極16覆於一閘極氧化物15與溝道區14 上。可藉由調變施於閘極1 6之電壓來控制流過溝道區丨4之電 流。沒極區12包括一第一部分18及一第二部分20。第二部分 20包括一漂移區22且其摻雜程度較第一部分1 8輕。溝道區1 4 S6534 -9- 1311813 鄰近第二部分20。—汲極24覆於汲極區12之第一部分18上。 隨著電路裝置之尺寸曰趨減小，源極與及極之間的電場相 應增大。此必然亦增加—習知之熱載流子注人或HCI之現象 中載机子注入裝置之閘極氧化物之可能性。若不予處置，在 某二If况下，HCI可導致包括電路故障在内的電路性能之顯 著惡化。電路裝置之尺寸減小之另一結果爲此等電路裝置之 間寄生電容增大，其亦可導致顯著的性能惡化。 該項技術中各種衆所習知之技術（例如，法拉第屏蔽及場 板極）已解決此等及其它問題。然而，如本文先前一段落中 所述，法拉第屏蔽在減小寄生電容方面很有效，但在減小電 场仗而降低HCI方面卻效果甚微，然而適於減小峰值電場之 場板極趨於增大寄生電容。換言之，現行之方案解決一問題 時趨於以産生或加劇另一問題爲代價。 如圖2所示’爲克服先前技術之此等及其它缺點，在一場 效電晶體200中設置一屏蔽結構30。屏蔽結構3〇之至少一部 分覆於汲極區12之第二部分20上。具有導電性的屏蔽結構3〇 包括位於距半導體基板1〇之第一距離33處的第一區段32及 位於距半導體基板1〇之第二距離35處的第二區段34。在圖2 所示之具體實施例中，第一及第二區段32及34彼此分開形成 兩個不同部分。屏蔽結構30位於電絕緣介電堆疊層3〇〇上且 部分位於其中。電絕緣介電堆疊層300由介電層31〇及320組 成。在圖2所示之具體實施例中，介電層310之厚度界定第一 距離33，介電層310與320之組合厚度及第一區段32界定第二 距離35。介電層310及320可具有相同或不同之厚度。相應 86534 -10- 1311813 =，第二距離35大於第一距離33。在一具體實施例中，屏敲 構〇之第一部分32覆於汲極區丨2之第二部分2〇上，而屏蔽 、’。構30之第二區段M覆於閘極16和第一區段w上。如同後文 中之詳細閣釋，一特定具體實施例將汲極24定位於較屏蔽結 構3〇之第—區段32更靠近於第二區段34之位置。如前文^ 述，該位置可將Cgd降至最佳程度。屏蔽結構3〇可包括—導 電固體板極，或包括一柵格或導電條之其它佈置。屏蔽結構 3〇可包括一金屬，例如（舉例而言）矽化鎢，或可包括另—金 屬，或其它導電材料’例如一摻雜半導體材料。熟習此項技 術者極易明瞭··亦可使用其它合適的材料。 第一距離33之選擇須使第一區段32位於充分靠近半導體 基板10之位置，以於場效電晶體2〇〇作業時實質上改變漂移 區22内之水平及垂直電場元件，藉此減小HCI。Ηα之減小 可減小該裝置之漂移。第一距離33之選擇亦須使第一區段” 定位於充分靠近半導體基板1〇之位置，藉此可提高閘極16與 汲極24之間的擊穿電壓（BV)且對其它參數無負面影響。由於 第二區段34之一功能爲減小Cgd,如前文所提及，第二距離 35大於第一距離33。在一特定具體實施例中，第二距離35較 第一距離33約大3至4倍。舉例而言’在—具體實施例中，第 一距離33可約爲200奈米，而第二距離35可約爲6〇〇至8〇〇奈 米。其它裝置之幾何結構可具有不同的距離值。在一具體實 施例中，第一及第二距離33及35係沿一開始於半導體基板1〇 之一表面Π的垂直延伸路徑量得。分離第二區段34與閘極i 6 的最短直線距離大於第一距離3 3且在一具體實施例中小於 86534 -II - 1311813 第二距離35。該最短直線距離（圖中未明確示出）將於下文中 稱作:第三距離。屏蔽結構30具有一第一高度4卜且閘極Μ具 有一第二高度43。第一高度41小於第二高度43。 仍參見圖2，在-雙屏蔽結構之特定具體實施例中，屏蔽 結構30之第二區段34全部或部分覆於閘極16上且伸出閘極 16,藉以至少部分覆於第一區段32上。如第二區段之選擇 虛線部分31所示，第二區段34亦可朝向汲極24伸出第一區段 32,以使汲極24較第一區段32靠近於第二區段^。在圖二所 示之具體實施例中，閘極16、汲極24及屏蔽結構3〇皆覆於半 導體基板10之表面11上。 屏蔽結構30可由包括第一區段32及第二區段34在内的分 離區段組成。更具體言之，屏蔽結構3〇之第一區段32及第二 區段34可實體分離，藉以包含FET裝置之不同部分。第一區 段32與第二區段34之實體分離可爲獨立定位每一區段提供 靈活性，其中該區段定位係採用經計算可最佳化FET功能之 方式。另一方面，在另一具體實施例中，屏蔽結構3〇亦可由 一單一或區段其中第一區段32及第二區段34耦合成一體的 整體區段構成。該具體實施例可提供至少某些上述實體分離 實施例之優點，例如減小HCI與Cgd，但其所提供的設計靈 活性降低《舉例而言，當第一區段32與第二區段34耦合成一 體時’該區段不能獨立偏置◎屏蔽結構3〇之偏置將在後文中 詳細討論。在本發明之說明書中，不論第一區段32與第二區 段34區段係搞合或係分離，包括此等區段區段之屏蔽結構3〇 將均被稱作一“雙屏蔽，，構造。 86534 •12- 1311813 對於某些應用，屏蔽結構30可爲非電性偏置。而對於其它 應用貝期望偏置屏蔽結構3G。在—具體實施例中，將屏蔽 。構30之第區段32及第二區段34電性耦合至一接地電 位。在另一具體實施例中，第—區段32及第二區段Μ分別偏 置至不同電位。舉例而言，當期望一低導通阻抗時此甚爲 重要叙而。，爲達成一較低之導通阻抗，臨限電麼越高·， 第一區段32上之偏置亦越高。在一特定具體實施例中第— 區段32電性耦合至一約等於FET之一臨限電壓的預定電位， 且第一區段34電性耗合至接地電位。 僅需對現有製程步驟稍做改動即可製作雙屏蔽構造。圖3 閣釋一製作一具有本發明具體實施例之雙屏蔽構造之FET特 定具體實施例之方法40。方法40之第一步驟42係提供一半導 體基板。方法40之第一步驟44(係一可選擇步驟）可在半導體 基板中形成一溝道區。方法40之第三步驟46係在溝道區上形 成一閘極介電層與一閘極。方法40之第四步驟48係在鄰近溝 道區之半導體基板上形成一汲極區’其中該汲極區具有第— 部分與第二部分’且第二部分摻雜程度輕於第一部分。在方 法40之第五步驟50中，於汲極區之第二部分上形成一導電屏 蔽結構，該屏蔽結構具有位於距半導體基板之第一距離處的 第一區段及位於距半導體基板之第二距離（大於第一距離）處 的第二區段。方法40之第六步驟52係於汲極區之第一部分上 形成一汲極。如方法4 0所述’沒極與屏蔽結構在不同步驟中 形成。在方法40之其它具體實施例中，導電屏蔽結構可在沒 極形成之前、之後或與之同時形成。 86534 -13- 1311813 圖4闡释-形成於方法4〇之第五步驟5〇中之導電屏蔽結構 之开m °方法6〇之第—步驟62係在半導體基板及問極 上形成第-介電層。在該項技術中已衆所習知，介電層之形 成通常可包括··沈積—介電材料並將其圖案化4刻移除非 需要料、將該介電材料平面化及其它符合標準處理技術之 V驟藉由方法60形成之介電層可爲氧化物層或氣化物層， 或可包括某一其它介電材料。作爲-實例，該氧化物層實質 可由在氧化爐中熱生長或藉由一化學氣體沈積法沈積 之一氡化矽構成。作爲其它實例，氧化物層實質上可由藉由 化千氣體沈積法沈積之四乙醋原石夕酸鹽（te〇s)或碟酸鹽 玻璃構成，或-氧化物層實質上可由亦藉由—化學氣體沈積 法沈積之錢氧化物構成。此外，氧化物層可包括—高介電 常數材料’例如二氧化铪。作爲一實例，一氮化物層實質上 可由藉由彳匕學氣體沈積法沈積之氮化⑦構成。作爲另一實 例，-氣化物層實質上可由亦藉由一化學氣體沈積法沈積之 矽氮氧化物構成。 仍參見圖4 ’方法60之第二步驟“係在第一介電層上形成 屏蔽結構之第-區段。方法6G之第三步驟㈣在該屏蔽結構 之第ϋ段上形成第二介電層。在方法6()之第四步驟Μ中， 在該第—^電層上形成屏蔽結構之第三區段。方法60可包括 -可選擇之第五步驟7G ’在第五步驟中，在屏蔽結構之第二 區段上形成第三介電層。 在替代實施例中，如圖5所#，方法6〇可被具有第一步 驟82的方法8G所替代，在步驟㈣，在半導縣板上形成第 86534 -14- 1311813 一介電層。方法80之第二步驟84係在第一介電層上形成第二 介電層。方法80之第三步驟86係在第一及第二介電層上形成 導電屏蔽結構之第一及第二區段。如圖6所示，方法80形成 一雙屏蔽構造之具體實施例，在該實施例中，第一及第二區 段可實體耦合成一體以形成一連續或整體結構。 現在參見圖6 ’該圖開釋一雙屏蔽構造之具體實施例，其 中屏蔽結構30之第一區段32及第二區段34耦合成一體以形 成一整體結構。本文中已闡釋屏蔽結構3〇同時靠近表面丨丨且 遠離閘極16之需要。在圖6所示整體結構之具體實施例中， 該需要藉由將一厚内介電層（ILD)88分成位於漂移區22與汲 極區12上之第一部分90及位於源極區13與溝道區14上之第 二部分92而達成。此一作業可藉由在沈積厚内介電層88後光 罩並姓刻其一部分以移除第一部分與第二部分92間之區 域内的厚内介電層88來實現。與針對圖5之闡釋内容一樣， 接著在厚内介電層88頂部沈積一薄内介電層在厚内介電 層88與薄内介電層94上形成屏蔽結構3〇。視需要，該具體實 施例可同時將屏蔽結構3〇之第一區段32置於適當靠近表面 11處，且將第二區段34置於適當遠離閘極16處。然而，該具 體實施例不容許獨立偏置第一區段32與第二區段34,且由於 缺乏靈活性，其不易相容於通用構造。 前述論述已闡釋一在一FET製造過程中實施的雙板極結構 之特定具體實施例。如前文所闡述’該板極之一部分可靠近 半導體製作以影響峰值電場，但充分遠離閘極以不顯著增大 Cgs。可於一較厚介電層之頂部上製作板極之第二部分^屏 86534 1311813 蔽閘極免受汲極之影響以減小Cgd，但仍充分遠離閘極以不 顯著增大Cgs。 雖然本文已參照特定具體實施例闡述本發明，熟習此項技 術者應瞭解，可對本發明做各種改動且並未背離本發明之要 旨及範疇。此等改動之各種實例已在前述闡述中給出。因 此，本發明具體實施例之揭示僅意欲闡釋本發明之範圍而並 非限定本發明。本發明之範圍僅限定於隨附申請專利範圍所 要求的範疇。舉例而言，熟習此項技術者應不難瞭解：可採 用各種具體實施例實施本文所述之雙屏蔽構造，且前文中有 關某些此等具體實施例之闡釋未必代表對所有可能的具體 實施例之完整說明。 此外，本文已依據特定具體實施例闡述了本發明之益處、 其它優點及問題解決方法。然而，此等益處、優點、問題解 決方法及任何可導致任-益處、優點或問題解決辦法發生或 變得更加顯著之要素不應被推斷爲任一或所有申請專利項 的決定性的' 必需的、或根本的特徵或要素。 另外，術語“包含，’、“包括，，、“具有，，及其任何變形旨在涵 蓋-非排他包含’以使-包含元件清單之製程、方法、物件 或裝置並非僅包括彼等元件，亦可包括其它未明確列入該清 單或非此等製程、方法、物件或裝置所固有之元件。 再者，若本文所揭示之具體實施例及/或限制⑴在申請專 利範圍中未明文提出請求及⑺根據等效原理係巾請專利範 圍中明文元件及/或限制之潛在等效物，則根據專用原理， 此等具體實施例及/或限制不公諸於衆。 86534 -16- 1311813 【圖式簡單說明】 藉由結合附圖閱讀上文之詳細闡述可更深入地瞭解本發 明，附圖中： 圖1係一根據先前技術之傳統加工技術構造的一 FET之一 部分之剖視圖； 圖2係一根據本發明之一具體實施例構造的FET之一部分 之剖視圖； 圖3係一闡釋形成一根據本發明之一具體實施例構造之裝 置之方法流程圖； 圖4係一闡釋形成一根據本發明之一具體實施例構造之導 電屏蔽結構之方法流程圖； 圖5係一闡釋形成一根據本發明之另一具體實施例構造之 裝置之方法流程圖；及 圖6係根據本發明之另一具體實施例構造的FET之一部 分之剖視圖。 【圖式代表符號說明】 1 偏置屏蔽結構 2 介電層 10 半導體基板 11 表面 12 汲極區 13 源極區 14 溝道區 15 閘極氧化物層 86534 -17- 閘極 部分 部分 漂移區 汲極 部分 區段 距離 區段 距離 方法 高度 步驟 高度 步驟 步驟 步驟 步驟 步驟 方法 步驟 步驟 步驟 步驟 -18 - 步驟 方法 步驟 步驟 步驟 厚内介電層 片 片 薄内介電層 傳統場效電晶體 場效電晶體 絕緣介電層 介電層 19
Claims (1)
- Dili @118872號專利申請案 一.........~. 罕夂申請專利範圍替換本(98年3月）iyy年彡丨：2 拾、申請專利範圍： L—,...一一„ 1. 一種場效電晶體，包括： 一半導體基板； 一位於S亥半導體基板内的汲極區，其具有一第一部分及 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第二部分的 溝道區； 一覆於該溝道區上之閘極；一覆於該汲極區之第一部分上之沒極；及 一覆於該汲極區之第二部分上之導電屏蔽結構，其具有 在距該半導體基板之—第一距離處的一第一區段，且具有 在距該半導體基板之一第二距離處的一第二區段，該第二 距離大於該第一距離’該導電屏蔽結構之第二區段覆於該 閘極上’其中該導電屏蔽結構之第一區段電耦合至一約等 於該場效電晶體之一臨限電壓的預定電位；及該導電屏蔽 結構之第二區段電耦合至一接地電位。2. —種製造一場效電晶體之方法，該方法包括： 提供一包括一溝道區之半導體基板； 在該溝道區上形成一閘極； 在該半導體基板中形成一汲極區，其具有一第一部分及 一掺雜程度輕於該第一部分且鄰近該溝道區之第二部分； 在該汲極區之該第二部分上形成一導電屏蔽結構，其具 有在距該半導體基板之一第一距離處的一第一區段，且具 有在距該半導體基板之一第二距離處的一第二區段，該第 86534-980302.doc 1311813 二距離大於該第一距離，該導電屏蔽結構之第二區段覆於· 該閘極上，其中該導電屏蔽結構之第一區段電耦合至一預 定電位；及該導電屏蔽結構之第二區段電耦合至一接地電 位；及 在該汲極區之第一部分上形成一汲極。 3. 根據申請專利範圍第2項之方法，其中： 形成該導電屏蔽結構進一步包括： 在該半導體基板上形成一第一介電層； 在該第一介電層上形成該導電屏蔽結構之第一區段； 在該導電屏蔽結構之第一區段上形成一第二介電 層；及 在該第二介電層上形成該導電屏蔽結構之第二區段。 4. 根據申請專利範圍第2項之方法，其中： 形成該導電屏蔽結構進一步包括： 在該半導體基板上形成一第一介電層； 在該第一介電層上形成一第二介電層；及 在該第一介電層及第二介電層上形成該導電屏蔽結 構之第一及第二區段。 5. 根據申請專利範圍第4項之方法，其中： 形成該第一介電層進一步包括： 形成具有一第一厚度之該第一介電層；及 形成該第二介電層進一步包括： 形成具有一小於該第一厚度之第二厚度之第二介電 層。 86534-980302.doc -2- 1311813 6· 一種場效電晶體，包括： —具有一表面之半導體基板； —位於該半導體基板内的汲極區，其具有一第—部分及 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第二部分的 溝道區； 一覆於該溝道區上且位於該半導體基板之該表面上方 之閘極； 一覆於該汲極區之第一部分上且位於該半導體基板之 該表面上方之汲極；及 一覆於該汲極區之第二部分上之導電屏蔽結構， 其中，該導電屏蔽結構包含： 在距該半導體基板之一第一距離處的一第一區段；及 在距該半導體基板之一第二距離處且在距該閘極之一 第三距離處的一第二區段； 至少一部份的該導電屏蔽結構覆於至少一部份的該間 極上； 該第一區段及該第二區段係電偏壓； 該第二距離大於該第一距離； 該第三距離大於該第一距離；以及 相較於距離該導電屏蔽結構之第一區段該汲極更靠近 於該導電屏蔽結構之該第二區段。 7. —種場效電晶體，包括： 一半導體基板； 86534-980302.doc 1311813 一位於該半導體基板内的汲極區，其具有一第—部分及 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第二部分的 溝道區； 一覆於該溝道區上之閘極； 一覆於該汲極區之第一部分上之汲極；及 一覆於該汲極區之第二部分上之導電屏蔽結構，其具有 在距該半導體基板之一第·一距離處的一第·一區段，且呈有 在距該半導體基板之·第二距離處的·一第二區段，該第_ 距離大於該第一距離， 其中， 該導電屏蔽結構之第一及第二區段分別偏壓； 該導電屏蔽結構之第一區段電耦合至一約等於該場效 電晶體之一臨限電壓的預定電位；及 該導電屏蔽結構之第二區段電耦合至一接地電位。 8. —種場效電晶體，包括： 一具有一表面之半導體基板； 一位於該半導體基板内的汲極區，其具有一第一部分及 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第二部分的 溝道區； 一位於該半導體基板之該表面上方及該溝道區上方之 閘極； 一位於該半導體基板之該表面上方及該汲極區之第— 86534-980302.doc -4· 1311813 部分上方之汲極；及 一覆於該汲極區之第二部分上之導電屏蔽結構， 其中， 該導電屏蔽結構之第一及第二區段分別偏壓； 該導電屏蔽結構之第一區段係位於該汲極之該第二部 分上； 該導電屏蔽結構之第一區段係在距該半導體基板之該 表面的一第一距離處； 該導電屏蔽結構之第二區段係位於該閘極上； 該導電屏蔽結構之第二區段係在距該半導體基板之該 表面的* -第—距離處且在距該閘極之一第三距離處； 該第一及第二距離係沿著垂直該半導體基板之該表面 的路徑量測； 該第一距離小於該第二距離； 該第三距離大於該第一距離； 該第三距離小於該第二距離；以及 該導電 部分的 該汲極較該導電屏蔽結構之第一區段更靠近於 屏蔽結構之該第二區段。 9· 一種場效電晶體，包括： 一具有一表面之半導體基板； 〜部分及 一位於該半導體基板内的汲極區，其具有—第 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第 溝道區； 86534-980302.doc 1311813 —位於該半導體基板之該表面上方及該溝道區上方之 閘極； —位於該半導體基板之該表面上方及該汲極區之第一 部分上方之汲極；及 —具有一第一區段與一第二區段之導電屏蔽結構， 其中， 該導電屏蔽結構之第一及第二區段分別偏壓； 該導電屏蔽結構之第一區段係位於該汲極之該第二部 分上； 該導電屏蔽結構之第一區段係在距該半導體基板之該 表面的一第一距離處； 該導電屏蔽結構之第二區段係位於該閘極上； 該導電屏蔽結構之第二區段係在距該半導體基板之該 表面的一第_一距離處且在距該閘極之一第三距離處； 該第一及第二距離係沿著垂直該半導體基板之該表面 的路徑量測； 該第一距離小於該第二距離； 該第三距離大於該第一距離； 該第三距離小於該第二距離； 該導電屏蔽結構之第二區段亦係位於該導電屏蔽結構 之第一區段上；以及 該汲極較該導電屏蔽結構之第一區段更靠近 a遇導電 屏蔽結構之該第二區段。 ίο. —種場效電晶體，包括： 86534-980302.doc 1311813 具有一表面之半導體基板， 一位於該半導體基板内的汲極區’其具有一第—部分及 一摻雜程度較輕於該第一部分的第二部分； 一位於該半導體基板内且鄰近該汲極區之第二部分的 溝道區； 一覆於該溝道區上且位於該半導體基板之該表面上方 之閘極； 一覆於該汲極區之第一部分上且位於該半導體基板之 該表面上方之汲極；及 一覆於該汲極區之第二部分上之導電屏蔽結構， 其中， 該導電屏蔽結構包含： 在距該半導體基板之一第一距離處的一第一區段；及 在距該半導體基板之一第二距離處且在距該閘極之一 第三距離處的一第二區段； 該第一及該第二區段實際上彼此分離； 該第一區段的一部份覆於至少—部份的該汲極之該第 二部分上； 該第二區段的-部份覆於至少一部份的該第一區段上， 該第二區段的該部份覆於至少—部份的該汲極之該第 部分上； —部份的該閘極上； 該第二區段的一不同部份覆於至少 該第一區段及該第二區段係電偏壓 該第二距離大於該第一距離； 86534-980302.doc 1311813 該第三距離大於該第一距離；以及 以下之一任一者：（1)相較於距離該導電屏蔽結構之第一 區段該汲極更靠近於該導電屏蔽結構之該第二區段；（2) 該汲極不在該導電屏蔽結構之第一部分上。 86534-980302.doc
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/209,816 US6870219B2 (en) | 2002-07-31 | 2002-07-31 | Field effect transistor and method of manufacturing same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200409359A TW200409359A (en) | 2004-06-01 |
| TWI311813B true TWI311813B (en) | 2009-07-01 |
Family
ID=31187146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092118872A TWI311813B (en) | 2002-07-31 | 2003-07-10 | Field effect transistor and method of manufacturing same |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6870219B2 (zh) |
| EP (1) | EP1525622A2 (zh) |
| JP (1) | JP2005535113A (zh) |
| CN (1) | CN1672263A (zh) |
| AU (1) | AU2003281740A1 (zh) |
| TW (1) | TWI311813B (zh) |
| WO (1) | WO2004012270A2 (zh) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006524430A (ja) * | 2003-04-22 | 2006-10-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置及び該半導体装置を動作させる方法 |
| CN100555661C (zh) * | 2003-08-27 | 2009-10-28 | Nxp股份有限公司 | 包括ldmos晶体管的电子器件 |
| US7501669B2 (en) | 2003-09-09 | 2009-03-10 | Cree, Inc. | Wide bandgap transistor devices with field plates |
| WO2005069378A2 (en) | 2004-01-10 | 2005-07-28 | Hvvi Semiconductors, Inc. | Power semiconductor device and method therefor |
| US9773877B2 (en) * | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| DE602004032539D1 (de) * | 2004-09-08 | 2011-06-16 | St Microelectronics Srl | Laterale MOS-Anordnung und Verfahren zu deren Herstellung |
| US8530963B2 (en) | 2005-01-06 | 2013-09-10 | Estivation Properties Llc | Power semiconductor device and method therefor |
| US11791385B2 (en) * | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
| US8283699B2 (en) | 2006-11-13 | 2012-10-09 | Cree, Inc. | GaN based HEMTs with buried field plates |
| US8564057B1 (en) * | 2007-01-09 | 2013-10-22 | Maxpower Semiconductor, Inc. | Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield |
| JP2009164651A (ja) * | 2009-04-24 | 2009-07-23 | Sanyo Electric Co Ltd | 半導体装置 |
| US8253198B2 (en) * | 2009-07-30 | 2012-08-28 | Micron Technology | Devices for shielding a signal line over an active region |
| CN102237276B (zh) * | 2010-04-22 | 2014-04-16 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件的制造方法 |
| EP2383786B1 (en) * | 2010-04-29 | 2018-08-15 | Ampleon Netherlands B.V. | Semiconductor transistor comprising two electrically conductive shield elements |
| JP2011249728A (ja) * | 2010-05-31 | 2011-12-08 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US20120175679A1 (en) * | 2011-01-10 | 2012-07-12 | Fabio Alessio Marino | Single structure cascode device |
| JP5776217B2 (ja) * | 2011-02-24 | 2015-09-09 | 富士通株式会社 | 化合物半導体装置 |
| US8680615B2 (en) * | 2011-12-13 | 2014-03-25 | Freescale Semiconductor, Inc. | Customized shield plate for a field effect transistor |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| JP6242118B2 (ja) * | 2013-08-29 | 2017-12-06 | オリンパス株式会社 | スイッチ回路、サンプルホールド回路、および固体撮像装置 |
| US9853145B1 (en) * | 2016-10-04 | 2017-12-26 | Vanguard International Semiconductor Corporation | High-voltage semiconductor device and method of manufacturing the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169369A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| JPS56169368A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| JPS58137256A (ja) | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| US5119149A (en) | 1990-10-22 | 1992-06-02 | Motorola, Inc. | Gate-drain shield reduces gate to drain capacitance |
| US5252848A (en) | 1992-02-03 | 1993-10-12 | Motorola, Inc. | Low on resistance field effect transistor |
| US5898198A (en) | 1997-08-04 | 1999-04-27 | Spectrian | RF power device having voltage controlled linearity |
| US5912490A (en) * | 1997-08-04 | 1999-06-15 | Spectrian | MOSFET having buried shield plate for reduced gate/drain capacitance |
| US6001710A (en) | 1998-03-30 | 1999-12-14 | Spectrian, Inc. | MOSFET device having recessed gate-drain shield and method |
| US6222229B1 (en) | 1999-02-18 | 2001-04-24 | Cree, Inc. | Self-aligned shield structure for realizing high frequency power MOSFET devices with improved reliability |
| KR100282426B1 (ko) * | 1999-03-17 | 2001-02-15 | 김영환 | 스마트 파워 소자 및 그의 제조 방법 |
| KR100302611B1 (ko) * | 1999-06-07 | 2001-10-29 | 김영환 | 고전압 반도체 소자 및 그 제조방법 |
-
2002
- 2002-07-31 US US10/209,816 patent/US6870219B2/en not_active Expired - Lifetime
-
2003
- 2003-06-16 JP JP2004524517A patent/JP2005535113A/ja active Pending
- 2003-06-16 CN CN03817910.5A patent/CN1672263A/zh active Pending
- 2003-06-16 EP EP03742012A patent/EP1525622A2/en not_active Withdrawn
- 2003-06-16 WO PCT/US2003/018938 patent/WO2004012270A2/en active Application Filing
- 2003-06-16 AU AU2003281740A patent/AU2003281740A1/en not_active Abandoned
- 2003-07-10 TW TW092118872A patent/TWI311813B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20040021175A1 (en) | 2004-02-05 |
| WO2004012270A3 (en) | 2004-04-15 |
| TW200409359A (en) | 2004-06-01 |
| EP1525622A2 (en) | 2005-04-27 |
| US6870219B2 (en) | 2005-03-22 |
| WO2004012270A2 (en) | 2004-02-05 |
| CN1672263A (zh) | 2005-09-21 |
| JP2005535113A (ja) | 2005-11-17 |
| AU2003281740A1 (en) | 2004-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI311813B (en) | Field effect transistor and method of manufacturing same | |
| TWI325175B (en) | Metal-oxide-semiconductor device including a buried lightly-doped drain region | |
| US10164085B2 (en) | Apparatus and method for power MOS transistor | |
| TWI234283B (en) | Novel field effect transistor and method of fabrication | |
| TWI339406B (en) | Locally thinned fins | |
| TWI222711B (en) | Chip incorporating partially-depleted, fully-depleted and multiple-gate transistors and method of fabricating the multiple-gate transistor | |
| JP4430669B2 (ja) | 非対称導電スペーサを設けるトランジスタの製造方法 | |
| TWI242841B (en) | Doping of semiconductor fin device | |
| US6461902B1 (en) | RF LDMOS on partial SOI substrate | |
| TW557580B (en) | Field-effect transistor and method for fabricating it | |
| TWI244127B (en) | Self-aligned contact for SOI device | |
| TW201306179A (zh) | 橫向電晶體及其製作方法 | |
| TW200417034A (en) | Contacts to semiconductor fin device and method for manufacturing the same | |
| US20090267145A1 (en) | Mosfet device having dual interlevel dielectric thickness and method of making same | |
| US20220037523A1 (en) | Semiconductor device and method for manufacturing same | |
| US20130134515A1 (en) | Semiconductor Field-Effect Transistor Structure and Method for Manufacturing the Same | |
| WO2011142073A1 (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| TWI566402B (zh) | 具有閘極間隔件之增強模式氮化鎵高電子遷移率電晶體元件及其製造方法 | |
| WO2014071754A1 (zh) | 半导体结构及其制造方法 | |
| US20150340464A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2009123944A (ja) | 半導体装置及びその製造方法 | |
| TW201338167A (zh) | 半導體裝置及其製造方法 | |
| KR20150060034A (ko) | 이중 게이트 전극을 가진 박막 트랜지스터 | |
| CN114883410A (zh) | 具有增强高频性能的金属氧化物半导体场效应晶体管 | |
| KR100770013B1 (ko) | 쇼트키 장벽 관통 트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |