TWI310602B - Esd protection structure using contact-via chains as ballast resistors - Google Patents

Esd protection structure using contact-via chains as ballast resistors Download PDF

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TWI310602B TW095126078A TW95126078A TWI310602B TW I310602 B TWI310602 B TW I310602B TW 095126078 A TW095126078 A TW 095126078A TW 95126078 A TW95126078 A TW 95126078A TW I310602 B TWI310602 B TW I310602B
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Description

1310602 ' (1) - 九、發明說明 【發明所屬之技術領域】 本發明大致關係於半導體的領域。更明確地說，本發 明係在半導體晶粒中之ESD保護結構。 【先前技術】 * 例如多指部MOSFET的”多指”FET在很多CMOS應用 φ 中，係被使用作爲主要靜電放電（ESD)元件。爲了均勻地 排放ESD電流，多指FET應被設計使得多指FET的所有 部份均同時導通。然而，由於製程變化與先前技術中之裝 置尺寸的持續縮小，變得很困難使得多指FET的所有部份 均勻地導通ESD電流。因此，多指FET的一部份可以較 另一部份更快導通，因而，變成”熱點” ’這造成更多ESD 電流局部化。局部化更多之ESD電流，使得熱點以絲狀形 式或熱逃脫的形式，造成更快的ESD故障。 Φ 爲了避免在ESD結構中建立熱點，一鎭流電阻已經串 ， 聯連接至多指FET的汲極及/或源棕，以協助均勻地分佈 ESD電流。於傳統方法中，一自行對準矽化塊層被加至多 指FET的汲極接觸與閘極緣之間的作動區上，使得未自行 對準矽化作動區操作爲一本地鎭流電阻。然而，此方法需 要大佈局面積並引入高的汲極至主體寄生電容，這嚴重地 劣化裝置的高頻效能。 於另一傳統方法中，一鎭流電阻可以將由將一 N型井 與多指FET的汲極串聯加以形成。然而，該N型井電阻 (2) 1310602 ' 同時也需要大的佈局面積並將高寄生N型井至主體電容不 想要地引入汲極，因此，嚴重地劣化裝置的高頻效能。 於另一傳統方法中，若干分段作動帶已經用在多指 FET的閘極的汲極與源極側上，使得每一分段作動帶提供 一相等本地鎭流電阻。然而，在此方法中，在鎭流電阻的 增加需要每一分段作動帶長度的對等增加，這也不想要地 ' 增加了佈局面積。藉由增加佈局面積，也增加了汲極至主 φ 體及/或源極至主體寄生電流，這也劣化了裝置的高頻效 肯巨。 因此，在ESD保護結構中，有需要提供一增加的ESD 電流分佈均勻度，而不會不想要地增加佈局面積，及劣化 高頻效能。 【發明內容】 本發明有關於使用接觸導孔鏈作爲鎭流電阻的E S D保 # 護結構。本發明針對及解決在ESD保護結構中的需要，其 ^ 提供增加之ESD電流分佈均勻度，而不會不想要地增加佈 局面積，並劣化高頻效能。 依據一例示實施例，一種位在半導體晶粒中之ESD保 護結構包含：一 FET，其包含一閘極與第一與第二作動區 ，其中該閘包含至少一閘極指部，及其中該至少一閘極指 部係位在該第一與第二作動區之間。例如，該第一作動區 可以爲一汲極作動區或一源極作動區。該ESD保護結構更 包含至少一接觸導孔鏈連接至該第一作動區，其中該至少 -5- (3) 1310602 " 一接觸導孔鏈包含連接至一導孔的一接觸。該至少一接觸 導孔鏈形成一鎭流電阻，用以增加該ESD電流分佈均勻度 。例如，該導孔可以位在該接觸上方並大致對準該接觸。 該至少一接觸導孔鏈可以具有約10.0歐姆的電阻値。 依據本例示實施例，該接觸係爲位在半導體晶粒的第 一內連線金屬層中之第一金屬段所連接至該導孔。該至少 ' 一接觸導孔鏈係連接至該第一作動區與位在該晶粒的第二 Φ 內連線金屬層中之第二金屬段之間。該至少一接觸導孔鏈 可以包含若干接觸導孔鏈，其中例如，每一接觸導孔鏈係 連接於該第一作動區與該第二金屬段之間。本發明之其他 特性與優點將由熟習於本技藝者在讀完以下之詳細說明與 附圖後加以迅速了解。 【實施方式】 本發明有關於使用接觸導孔鏈作爲鎭流電阻的ESD保 # 護結構。以下說明包含屬於本發明實施的特定資訊。熟習 — 於本技藝者可知本發明可以與在此所討論的不同方式加以 實施。再者’本發明的部份特定細節並未加以討論，以避 免阻礙本發明。 本發明的附圖及以下之詳細說明係例示本發明的實施 例。爲了維持簡潔性’本發明的其他實施例並未加以說明 及並未明確示出。 第I A圖顯示包含依據本發明實施例之例示E S D保護 結構的半導體晶粒的一部份的俯視圖。某些對於熟習於本 (4) 1310602 ' 技藝爲習知的細節與特性並未顯示於第1 A圖中。如於第 1A圖所示，結構100包含基材102、隔離區104及106、 ESD保護結構108、金屬段110' 112及114、及接觸116 及118。ESD保護結構108更包含FET120與接觸導孔鏈 122、124及126。FET120更包含：具有閘極指部130 ' 132的閘極128、汲極作動區134、及源極作動區136。 第1A圖同時也顯示出，該接觸導孔鏈122、124及 φ 126更分別包含：金屬段140' 142及144;接觸146、148 及150;及導孔152、154與156。於本實施例中，FET120 可以爲N通道FET(NFET)。於另一實施例中，FET120可 以爲P通道FET(PFET)。於本實施例中，FET120具有兩 閘極指部。於另一實施例中，FET120可以爲具有多於個 閘極指部之多指NFET或多指PFET。於另一實施例中， FET120可以爲單指部NFET或單指PFEt。應注意的是， 爲了簡潔性’在本案中只有接觸116' 118、146、148及 鲁 150、接觸導孔鏈122、124及126、金屬段140' 142及 一 144、與導孔152、154及156被明確討論。 如於第1 A圖所示’閘極〗2 8的閘極指部丨3 〇及1 3 2 係位在基材1 〇 2上。於本實施例中，閘極指部丨3 〇及！ 3 2 可以包含多結晶矽（多晶矽）。於其他實施例中，閘極指部 1 3 0及1 3 2可以包含金屬或其他適當導電材料。閘極指部 130及132具有筧度133，其係例如約2〇 ()微米。然而， 閘極指部]30及Π2的寬度133可以爲少於或大於2〇 〇 微米。如第1 A圖所進一步顯示，汲極作動區丨3 4係位在 -7- (5) 1310602 ' 閘極指部1 3 0與1 3 2間之基材1 0 2中。於本實施例中，汲 極作動區1 3 4可以包含被重摻雜以N型摻雜物的矽。於 FET 120爲PFET的實施例中，汲極作動區134可以包含被 重摻雜以P型摻雜物的矽。 如於第1A圖所示，源極作動區136及138係位在鄰 近閘極128的個別指部130與132的基材102中。於本實 施例中，源極作動區1 3 6及1 3 8可以包含被重摻雜以N型 • 摻雜物的矽。於FET120爲PFET的實施例中，源極作動 區1 3 6及1 3 8係包含被重摻雜以P型摻雜物的矽。如第 1 A圖所進一步顯示，金屬段1 10與1 12係位在FET 120的 個別源極作動區1 3 6及1 3 8上，並提供電氣連接至個別源 極作動區136及138。金屬段110與112可以位在半導體 晶粒的內連線金屬層一（即Ml)中並可以包含銅、鋁、或 其他適當金屬。如於第1A圖所示，接觸116及118係位 在內介電層（未示於第1A圖）中，該內介電層係位在源極 # 作動區1 3 6及1 3 8與個別金屬段U 0與1 1 2間。接觸1 1 6 — 與1 1 8提供於源極作動區1 3 6及1 3 8間之電氣連接，以及 ，個別金屬段110及112與118可以包含鎢 '銅或其他適 當金屬。 如第1A圖所進一步顯示，金屬段140、142及144係 位在FET120的汲極作動區134上。於本實施例中，每一 金屬段1 4 0、1 4 2及1 4 4均被對準，以延伸於垂直於閘極 指部130及〗32之方向中。於其他實施例中’金屬段14〇 、I 4 2及1 4 4可以均相對於閘極指部1 3 0與I 3 2形成9 0.0 (6) 1310602
度以外的一角度。金屬段1 4 0、1 4 2及1 4 4可以位於半導 體晶粒的內連線金屬層（即Μ 1 )中’並且，可以包含銅、 鋁或其他適當金屬。同時，如第1Α圖所示，接觸146、 148及150係位在內介電層中（未示於第1Α圖）並位在汲極 作動區134及個別金屬段140、142及144間。接觸146、 148及150可以在FET120的連接汲極作動區134與個別 金屬段14〇、〗42及144間提供電氣連接，並可以包含鎢 、銅或其他適當金屬。接觸146、Μ8及150可以例如均 具有約5.0歐姆至約10.0歐姆間之一電阻値。 如第1Α圖所進一步顯示，導孔152、154及156係位 在介電層（未示出）中並位在個別金屬段140、142及144與 金屬段114間。於本實施例中，導孔152、154及156係 位在個別接觸146、148及150上，並以垂直於基材1〇2 的頂面方向，對齊個別接觸Μ6、Μ8及150。於另一實施 例中，導孔152 ' 154及156可能不對準個別接觸146、 148與150。例如’導孔152、154及156可以位在金屬段 140、142及144的一端上，以及，接觸146、148及150 可以分別位在金屬段14〇、142及Μ4的另一端下。 導孔152、154及156提供於金屬段140、142及144 與金屬段1 1 4間之電氣連接，並可以包含鎢、銅或其他適 當金屬。導孔152、154及]56可以均具有約5.0歐姆至 約1 〇 . 0歐姆間之一電阻値。如第]Α圖所示，金屬段1 1 4 可以位在半導體晶粒的內連線金屬層2(即M2)中，並可以 包含銅、鋁 '或其他適當金屬。金屬段114可以位在半導 -9- 1310602 ' (7) — 體晶粒的內連線金屬層2(即M2)中，並可以包含銅、鋁、 或其他適當金屬。金屬段1 1 4可以例如連接至一半導體晶 粒電力匯流排（未示於第1A圖中）或至位在半導體晶粒上 的信號墊（未示於第1A圖）。如第1A圖所進一步顯示，隔 離區104及106係位在基材102中，並爲汲極作動區134 所封閉（即包圍）。隔離區1〇4同時也位在接觸導孔鏈122 " 與124間，同時，隔離區隔離區104及106也位在接觸導 φ 孔鏈124及接觸導孔鏈122' 124及126間。例如，隔離 區104與106可以包含淺溝渠隔離（STI)區。於其他實施例 中，隔離區104及106可以包含區域氧化矽（LOCOS)或其 他適當隔離材料。 如於第1A圖所示，分別包含有接觸146、148及150 、金屬段140、142及144與導孔152、154及156的接觸 導孔鏈122 ' 124及126係位在閘極指部130與132間， 並位在一沿著閘極指部1 3 0及1 3 2寬度方向延伸的柱中。 φ 於本實施例中，可以沿著閘極指部1 3 0與1 3 2的寬度設置 一 的例如接觸導孔鏈1 22 ' 1 24及126的接觸導孔鏈的數目 係爲閘極指部1 30與132的寬度133與最小設計規則規格 所決定。接觸導孔鏈】22、124及126均被電氣連接於 FET120的汲極作動區134與金屬段114之間。於一實施 例中，例如接觸導孔鏈1 22、1 24及1 26的接觸導孔鏈可 以連接於FET120的一或多數源極作動區與一位在半導體 晶粒的內連線金屬層2中之金屬段間。於另一實施例中’ 例如接觸導孔鏈1 2 2、1 2 4及1 2 6的接觸導孔鏈可以連接 -10- (8) 1310602 ' 於FET120的一或多數源極作動區與汲極作動區與位在半 導體晶粒的內連線金屬層中之金屬段之間。接觸導孔鏈 122、124及126均可以具有例如約1〇·〇歐姆的電阻値。 然而，接觸導孔鏈1 2 2、1 2 4及1 2 6也可以均具有小於或 大於1 〇 . 0歐姆的電阻値。 於本發明中，接觸導孔鏈122、124及126形成局部 ' 鎭流電阻，以在ESD事件中’提供增加之ESD電流分佈 φ 均勻度，藉以，有效地增加由ESD保護結構108所提供的 ESD保護。在接觸導孔鏈122、124及126中之金屬段140 、142及144提供了於ESD事件中之散熱用的散熱片。 第1Β圖顯示沿著第1Α圖之線1Β-1Β的第1Α圖中之 結構1 0 0的剖面圖。更明確地說，E S D保護結構1 〇 8、金 屬段 110、 112、 114 及 140、接觸 116、 118 及 146、 F Ε Τ 1 2 0、接觸導孔鏈1 2 2、閘極指部1 3 0及1 3 2、汲極作 動區1 3 4、源極作動區1 3 6及1 3 8 '及導孔1 5 2係對應第 # ΙΑ及1Β圖中之相同元件。如於第1Β圖所示，汲極作動 一 區134係位在基材102的源極作動區136與138中。同時 ，如於第1Β圖所示，隔離區158及160係位在基材102 中，鄰近個別源極作動區1 3 6與1 3 8。1 6 0可以例如爲S ΤΙ 區並可以例如包含氧化矽。 如第1 Β圖所進一步顯示，閘極指部1 3 0係位在源極 作動區1 36與汲極作動區1 34之間，以及，閘極指部1 32 係位在汲極作動區1 3 4與源極作動區1 3 8之間。如於第 1 Β圖所示，接觸1 1 6與1 1 8係分別位在源極作動區1 3 6 -11 - 1310602 Ο) " 與1 3 8以及金屬段1 1 0與1 1 2之間。如於第1 B 包含有接觸146、金屬段140與導孔152的接 1 2 2係位在汲極作動區1 3 4與金屬段1 1 4之間。 說，接觸146係位在第一內介電層中（未示於第 並位在汲極作動區1 3 4上，金屬段1 4 0係位在接 並位在半導體晶粒的內連線金屬層一中，及導孔 ' 在第二內介電層（未示於第1B圖）中並位在金屬f •。 於本實施例中，導孔1S2係對準於接觸146 導孔1 5 2與接觸1 4 6的個別中心係大致位在虛線 於其他實施例中，導孔1 5 2可以不與接觸1 4 6對 ，接觸146可以位在金屬段140的一端下，以 1 5 2可以位在金屬段1 4 0的另一端上。如於第1 ，金屬段114係位在該導孔152上並位在半導體 連線金屬層2中。因此，在ESD保護結構108中 • 電阻的接觸導孔鏈122係電氣連接於FET120的 — 區1 3 4與金屬段1 1 4間。 因此，如上所討論，本發明提供包含使用接 ，例如接觸導孔鏈122、124及126作爲鎭流電 的ESD保護結構。藉由使用接觸導孔鏈作爲鎭流 發明提供鎭流電阻，其係可以在沒有不想要地增 積下加以製造。相反地，傳統E S D保護結構利用 準矽化塊作動鎭流電阻、一分段作動帶鎭流電阻 井鎭流電阻則需要增加之佈局面積，這不想要地 圖所示， 觸導孔鏈 更明確地 1 B圖中） 觸146上 1 5 2係位 5 140 上 上，使得 162 上。 齊。例如 及，導孔 B圖所示 晶粒的內 作爲鎭流 汲極作動 觸導孔鏈 阻的FET 電阻，本 加佈局面 一自行對 、或N型 加了汲極 -12 - (10) 1310602 至主體及/或源極至主體寄生電容，因而，降低了裝置的 高頻效能。因此，藉由提供包含接觸導孔鏈的鎭流電阻’ 本發明完成了 一 E S D保護結構，其有利地提供較低的汲極 至主體及/或源極至主體寄生電容，因此，相較傳統具有 李異流電阻以需要增加佈局面積的E S D保護結構’增加」局 頻效能。 同時，本發明的ESD保護結構可以有利地完成”It2” ，其係遠高於沒有鎭流電阻的多指FET所完成的”It2”。 ”It2”爲用以描述ESD結構的ESD效能的優値（figure of merit)並代表在FET的閘極、源極及主體短路在一起，及 汲極電壓上升的架構中所量測到的第二崩潰點的汲極電流 。另外，本發明的ESD保護結構可以有利地完成遠較具有 N井作爲鎭流電阻的多指FET的ESD保護結構爲低汲極 洩漏電流。 再者，藉由提供適當數目的接觸導孔鏈作爲鎭流電阻 ’本案發明人的ESD保護結構有利地完成了在ESD事件 中之增加的ESD電流分佈均勻度，同時，有利地避免了增 加汲極至主體及/或源極至主體寄生電容的問題，以及由 增加佈局面積所形成的鎭流電阻所造成的高頻效能劣化的 問題。 由本發明的以上說明可知，各種可以用以實施本發明 槪念的技術可以在不脫離本發明範圍下完成。再者，雖然 本發明已經針對某些實施例加以說明，但熟習於本技藝者 可知可以在不脫離本發明的範圍與精神下完成形式與細節 -13- (11) 1310602 ' 變化。因此，所述實施例係作爲例示並不作限制用。應了 解的是’本發明並不限於此所述之特定實施例’而是能在 不脫離本發明的範圍下，完成各種配置、修改及替換。 因此’已經說明了使用接觸導孔鏈作爲鎭流電阻的 E S D保護結構。 【圖式簡單說明】 # 第1A圖爲包含有依據本發明實施例之例示ESD保護 結構的例示結構的俯視圖。 第1B圖顯示在第ία圖中之例示結構的剖面圖。 【主要元件符號說明】 100 :結構 1〇2 :基材 1〇4 :隔離區 _ =隔離區 .: ESD保護結構 11 〇 :金屬段 112 :金屬段 114 :金屬段 1 1 6 ·接觸 1 1 8 :接觸 120 ： FET 122 :接觸導孔鏈 -14 - 1310602 ' (12) — 124 :接觸導孔鏈 1 2 6 :接觸導孔鏈 1 2 8 :鬧極 1 3 0 :閘極指部 1 3 2 :閘極指部 1 3 3 :閘極指部寬度 ' 1 3 4 :汲極作動區 ^ 1 3 6 :源極作動區 1 3 8 :源極作動區 1 4 0 :金屬段 1 4 2 :金屬段 1 4 4 :金屬段 146 :接觸 148 :接觸 1 50 :接觸 參 1 5 2 :導孔 一 1 5 4 :導孔 1 5 6 :導孔 1 5 8 :隔離區 1 6 0 :隔離區 1 6 2 :虛線

Claims (1)

  1. ΙΓ310602 正 ESD 極包 作動 少一 第一 至少 中該 流分 其中 屬層 其中 金屬 冰年2月20 ; 十、申請專利範圍 附件3Α :第9 5 1 26078號專利申請案 中文申請專利範圍替換本 民國98年2月20日修 1. 一種位在一半導體晶粒中之ESD保護FET，該 保護FET包含： 一閘極；一第一作動區；及一第二作動區，該閘 含至少一閘極指部，該至少一閘極指部係位在該第一 區與該第二作動區之間； 至少一接觸導孔鏈，與該第一作動區串聯，該至 接觸導孔鏈包含與一導孔串聯的一接觸，該接觸爲一 金屬段所連接至該導孔； 至少一隔離區位於鄰近該至少一接觸導孔鏈，該 一隔離區係爲該第一作動區所包圍； 其中該第一金屬段將該接觸只連接至該導孔，其 至少一接觸導孔鏈形成一鎭流電阻，用以增加E S D電 佈均勻度。 2. 如申請專利範圍第1項所述之ESD保護FET， 該第一金屬段係位在該半導體晶粒的一第一內連線金 中。 3. 如申請專利範圍第2項所述之ESD保護FET， 該至少一接觸導孔鏈係連接於該第一作動區與一第二 段之間，其中該第二金屬段係位在該半導體晶粒的一第 Γ310602 內連線金屬層中。 4. 如申請專利範圍第1項所述之ESD保護FET，其中 該第一作動區係爲一汲極作動區。 5. 如申請專利範圍第1項所述之ESD保護FET，其中 該第一作動區係爲一源極作動區。 • 6.如申請專利範圍第2項所述之ESD保護FET，其中 ^ 該至少一接觸導孔鏈包含多數接觸導孔鏈，其中該等多數 φ 接觸導孔鏈的每一個係連接於該第一作動區與該第二金屬 段之間。 7. 如申請專利範圍第6項所述之ESD保護FET，其中 該至少一隔離區係位在該等多數接觸導孔鏈之兩個接觸導 孔鏈之間。 8. 如申請專利範圍第1項所述之ESD保護FET，其中 該導孔係位在該接觸上並大致對準該接觸。 9. 如申請專利範圍第1項所述之ESD保護FET，其中 φ 該至少一接觸導孔鏈具有約1 0 . 〇歐姆的電阻値。 10. 如申請專利範圍第1項所述之ESD保護FET，其 -r 中該至少一閘極指部包含一第一閘極指部及一第二閘極指 * 部，其中該第一作動區係位在該第一閘極指部與該第二閘 極指部之間。 1 1.一種位在一半導體晶粒中之 ESD保護FET，該 ESD保護FET包含： 一閘極、一第一作動區、及一第二作動區，該閘極包 含多數閘極指部，該等多數閘極指部之一係位在該第一作 -2 - Γ310602 動區與該第二作動區之間； 多數接觸導孔鏈，與該第一作動區串聯，該等多數接 觸導孔鏈的每一個包含：一接觸、一第一金屬段、及—導 孔，該第一金屬段係連接於該接觸與該導孔之間，該第~ 金屬段係位在該半導體晶粒的一第一內連線金屬層之中； ~ 多數隔離區爲該第一作動區所包圍，該多數隔離區的 -每一個係位於鄰近該多數接觸導孔鏈的至少一個； Φ 其中該第一金屬段將該接觸只連接至該導孔，其中該 等多數接觸導孔鏈之該每一個形成一鎭流電阻，用以增加 E S D電流分佈均勻度。 12. 如申請專利範圍第1 1項所述之ESD保護FET，其 中該等多數接觸導孔鏈的該每一個係連接於該第一作動區 與一第二金屬段之間，其中該第二金屬段係位在該半導體 晶粒的一第二內連線金屬層中。 13. 如申請專利範圍第12項所述之ESD保護FET ’其 φ 中該第一作動區係爲該FET的汲極作動區。 14. 如申請專利範圍第12項所述之ESD保護FET ’其 •r 中該第一作動區爲該FET的源極作動區。 15. 如申請專利範圍第1 1項所述之ESD保護FET，其 中該導孔係位在該接觸上並大致對準該接觸。 16. 如申請專利範圍第1 1項所述之ESD保護FET ’其 中該等多數接觸導孔鏈的該每一個具有大約10.0歐姆的 電阻値。 17. 如申請專利範圍第1 1項所述之ESD保護FET，其 Γ310602 中該第一金屬段係垂直對準該等多數閘極指部的每一個。 1 8.如申請專利範圍第1 1項所述之ESD保護FET，其 中該FET爲NFET。 19.如申請專利範圍第1 1項所述之ESD保護FET，其 中該FET爲PFET。
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