KR101273117B1 - 컨택트-비아 체인들을 발라스트 저항기들로서 이용한ｅｓｄ 보호 구조 - Google Patents

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Abstract

예시적인 실시예에 따르면, 반도체 다이에 위치된 ESD 보호 구조(108)는 게이트(128), 및 제1 및 제2 활성 영역들(134, 136)을 포함하는 FET(120)를 포함하고, 게이트(128)는 적어도 하나의 게이트 핑거(130, 132)를 포함하고, 적어도 하나의 게이트 핑거(130, 132)는 제1 및 제2 활성 영역들(134, 136) 사이에 위치된다. ESD 보호 구조(108)는 제1 활성 영역(134)에 접속된 적어도 하나의 컨택트-비아 체인(122, 124, 126)을 더 포함하고, 적어도 하나의 컨택트-비아 체인(122, 124, 126)은 비아(152, 154, 156)에 접속된 컨택트(146, 148, 150)를 포함한다. 적어도 하나의 컨택트-비아 체인(122, 124, 126)은 증가된 ESD 전류 분포 균일성을 위해 발라스트 저항기를 형성한다. 컨택트(146, 148, 150)는 다이의 제1 상호접속 금속층에 위치된 제1 금속 세그먼트(140, 142, 144)에 의해 비아(152, 154, 156)에 접속된다. 적어도 하나의 컨택트-비아 체인(122, 124, 126)은 제1 활성 영역(134)과 다이의 제2 상호접속 금속층에 위치된 제2 금속 세그먼트(114) 사이에 접속된다.
ESD 보호 구조, 컨택트, 비아, 발라스트 저항기, 전류 분포 균일성

Description

컨택트-비아 체인들을 발라스트 저항기들로서 이용한 ＥＳＤ 보호 구조{ESD PROTECTION STRUCTURE USING CONTACT-VIA CHAINS AS BALLAST RESISTORS}
본 발명은 일반적으로 반도체 분야이다. 보다 구체적으로, 본 발명은 반도체 다이(die)들에서의 ESD 보호 구조(ESD protection structure)들의 분야이다.
멀티-핑거(multi-finger) MOSFET들과 같은 "멀티-핑거" FET들은 많은 CMOS 어플리케이션들에서 주요 정전 방전(electrostatic discharge, ESD) 컴포넌트로서 이용된다. ESD 전류를 균일하게 방전하기 위해, 멀티-핑거 FET는 멀티-핑거 FET의 모든 부분이 동시에 턴 온 하도록 설계되어야 한다. 그러나, 선진 기술들에서의 프로세스 변화들 및 장치 크기의 계속적인 스케일 다운(scale down)으로 인해, 멀티-핑거 FET의 모든 부분이 ESD 전류를 균일하게 전도하는 것은 어렵다. 따라서, 멀티-핑거 FET의 일부분은 멀티-핑거 FET의 다른 부분보다 더 빠르게 턴 온 될 수 있어, 보다 많은 ESD 전류를 집중시킬 수 있는 "열점(hot-spot)"이 된다. 보다 많은 ESD 전류를 집중시킴으로써, 열점은 필라멘트 현상(filamentation) 또는 열폭주(thermal runaway)의 형태로 초기 ESD 장애(failure)를 일으킬 수 있다.
ESD 구조에서 열점의 생성을 피하기 위해, 발라스트 저항기는 멀티-핑거 FET의 드레인 및/또는 소스에 직렬로 접속되어 ESD 전류를 균일하게 분배하는 것을 돕 는다. 하나의 종래의 접근에서, 살리사이드(salicide) 블록층이 멀티-핑거 FET의 드레인 컨택트와 게이트 에지(edge) 사이의 활성 영역에 추가되어, 살리사이드 되지 않은 활성 영역은 국부적인 발라스트 저항기(local ballast resistor)로서 동작한다. 그러나, 이러한 접근은 넓은 레이아웃 영역(layout area)을 필요로 하고, 높은 드레인-대-벌크 기생 캐패시턴스(drain-to-bulk parasitic capacitance)를 도입하여, 장치의 고주파수 성능을 심하게 손상시킨다.
다른 종래의 접근에서, 발라스트 저항기는 멀티-핑거 FET의 드레인에 직렬로 N웰 저항기를 접속함으로써 형성될 수 있다. 그러나, N웰 저항기도 넓은 레이아웃 영역을 필요로 하고, 드레인에 높은 기생 N웰-대-벌크 캐패시턴스를 원하지 않게 도입하여, 장치의 고주파수 성능을 심하게 손상시킨다.
또 다른 종래의 접근에서, 다수의 분할된 활성 스트립(segmented active strip)들이 멀티-핑거 FET의 게이트의 드레인과 소스측들 모두에 이용되어, 분할된 활성 스트립 각각은 동등한 국부적인 발라스트 저항기를 제공한다. 그러나, 이러한 접근에서, 발라스트 저항의 증가는 각각의 분할된 활성 스트립의 길이의 대응하는 증가를 요구하여, 원하지 않게 레이아웃 영역을 증가시킨다. 레이아웃 영역을 증가시킴으로써, 드레인-대-벌크 및/또는 소스-대-벌크 기생 캐패시턴스도 증가되어, 장치의 고주파수 성능을 손상시킨다.
따라서, 원하지 않게 레이아웃 영역을 증가시킴 없이 및 고주파수 성능을 손상시킴 없이, 증가된 ESD 전류 분포 균일도를 제공하는 ESD 보호 구조에 대한 필요성이 본 기술분야에 존재한다.
<요 약>
본 발명은 발라스트 저항기들로서 컨택트-비아 체인(chain)들을 이용한 ESD 보호 구조에 관한 것이다. 본 발명은 본 기술분야에서, 원하지 않게 레이아웃 영역을 증가시키지 않고 고주파수 성능을 손상시키지 않고, 증가된 ESD 전류 분포 균일도를 제공하는 ESD 보호 구조에 대한 필요성을 다루고 해결한다.
예시적인 실시예에 따르면, 반도체 다이에 위치된 ESD 보호 구조는 게이트, 제1 활성 영역, 및 제2 활성 영역을 포함하는 FET를 포함하고, 게이트는 적어도 하나의 게이트 핑거를 포함하고, 적어도 하나의 게이트 핑거는 제1 활성 영역과 제2 활성 영역 사이에 위치된다. 제1 활성 영역은 예를 들어, 드레인 활성 영역 또는 소스 활성 영역일 수 있다. ESD 보호 구조는 제1 활성 영역에 접속된 적어도 하나의 컨택트-비아 체인을 더 포함하고, 적어도 하나의 컨택트-비아 체인은 비아에 접속된 컨택트를 포함한다. 적어도 하나의 컨택트-비아 체인은 증가된 ESD 전류 분포 균일성을 위한 발라스트 저항기를 형성한다. 비아는 예를 들어, 컨택트 위에 근접하게 정렬되어 위치될 수 있다. 적어도 하나의 컨택트-비아 체인은 예를 들어, 약 10.0옴(ohms)의 저항을 가질 수 있다.
이러한 예시적 실시예에 따르면, 컨택트는 제1 금속 세그먼트(segment)에 의해 비아에 접속되고, 제1 금속 세그먼트는 반도체 다이의 제1 상호접속 금속층에 위치된다. 적어도 하나의 컨택트-비아 체인은 제1 활성 영역과 제2 금속 세그먼트 사이에 접속되고, 제2 금속 세그먼트는 반도체 다이의 제2 상호접속 금속층에 위치된다. 적어도 하나의 컨택트-비아 체인은 다수의 컨택트-비아 체인들을 포함할 수 있고, 컨택트-비아 체인들 각각은 예를 들어, 제1 활성 영역과 제2 금속 세그먼트 사이에 접속된다. 다음의 상세 설명 및 첨부하는 도면들을 검토한 후 본 발명의 다른 특징들 및 장점들은 본 기술분야의 통상의 당업자에게 보다 용이하게 명확하게 될 것이다.
도 1A는 본 발명의 일 실시예에 따른 예제적인 ESD 보호 구조를 포함하는 예시적인 구조의 상면(top view)을 도시한다.
도 1B는 도 1A의 예시적인 구조에 대한 단면을 도시한다.
본 발명은 발라스트 저항기들로서 컨택트-비아 체인들을 이용한 ESD 보호 구조에 관한 것이다. 다음 설명은 본 발명의 구현에 관한 특정 정보를 포함한다. 본 기술분야의 당업자는 본 발명이 본원에 구체적으로 설명된 것과 상이한 방식으로 구현될 수 있다는 것을 인지할 것이다. 또한, 본 발명의 일부 특정 상세들은 본 발명을 모호하게 하지 않기 위해 설명되지 않는다.
본원의 도면들 및 그들의 수반하는 상세 설명은 본 발명의 단지 예시적인 실시예들에 관한 것이다. 간결함을 유지하기 위해, 본 발명의 다른 실시예들은 본 원에 구체적으로 설명되지 않고, 본 도면들에 의해 구체적으로 도시되지 않는다.
도 1A는 본 발명의 일 실시예에 따른 예시적인 ESD 보호 구조를 포함하는 반도체 다이의 일부의 상면을 나타낸다. 본 기술분야의 통상의 당업자에게 명백한 소정의 상세들 및 특징들은 도 1A에서 생략된다. 도 1A에 나타낸 바와 같이, 구조(100)는 기판(102), 절연 영역들(104 및 106), ESD 보호 구조(108), 금속 세그먼트들(110, 112 및 114), 및 컨택트들(116 및 118)을 포함한다. ESD 보호 구조(108)는 FET(120) 및 컨택트-비아 체인들(122, 124 및 126)을 더 포함한다. FET(120)는 게이트 핑거들(130 및 132)을 포함하는 게이트(128), 드레인 활성 영역(134), 및 소스 활성 영역(136)을 더 포함한다.
도 1A에 나타낸 바와 같이, 컨택트-비아 체인들(122, 124 및 126)은 금속 세그먼트들(140, 142 및 144), 컨택트들(146, 148 및 150), 및 비아들(152, 154 및 156)을 각각 더 포함한다. 본 실시예에서, FET(120)는 N-채널 FET(NFET)일 수 있다. 다른 실시예에서, FET(120)는 P 채널 FET(PFET)일 수 있다. 본 실시예에서, FET(120)는 두 개의 게이트 핑거들을 갖는다. 다른 실시예들에서, FET(120)는 세개 이상의 게이트 핑거들을 갖는 멀티-핑거 NFET 또는 멀티-핑거 PFET일 수 있다. 다른 실시예에서, FET(120)는 단일-핑거 NFET 또는 단일-핑거 PFET일 수 있다. 간결성을 유지하기 위해, 컨택트들(116, 118, 146, 148 및 150), 컨택트-비아 체인들(122, 124 및 126), 금속 세그먼트들(140, 142 및 144), 및 비아들(152, 154 및 156)만이 본원에 구체적으로 기재된다는 점에 주의하라.
또한, 도 1A에 나타낸 바와 같이, 게이트(128)의 게이트 핑거들(130 및 132)은 기판(102) 위에 위치된다. 본 실시예에서, 게이트 핑거들(130 및 132)은 다결정 실리콘(polycrystalline silicon)(폴리실리콘(polysilicon))을 포함할 수 있다. 다른 실시예들에서, 게이트 핑거들(130 및 132)은 금속 또는 다른 적정 전도성 재료(conductive material)를 포함할 수 있다. 게이트 핑거들(130 및 132)은 예를 들어, 약 20.0 마이크로미터일 수 있는 폭(133)을 갖는다. 그러나, 게이트 핑거들(130 및 132)의 폭(133)은 20.0 마이크로미터 보다 더 작거나 또는 더 클 수도 있다. 또한, 도 1A에 나타낸 바와 같이, 드레인 활성 영역(134)은 게이트 핑거들(130 및 132) 사이의 기판(102)에 위치된다. 본 실시예에서, 드레인 활성 영역(134)는 N형 도펀트(N type dopant)로 고농도 도핑된 실리콘을 포함할 수 있다. FET(120)가 PFET인 실시예에서, 드레인 활성 영역(134)은 P형 도펀트로 고농도 도핑된 실리콘을 포함할 수 있다.
또한, 도 1A에 나타낸 바와 같이, 소스 활성 영역들(136 및 138)은 게이트(128)의 각각의 핑거들(130 및 132)에 인접한 기판(102)에 위치된다. 본 실시예에서, 소스 활성 영역들(136 및 138)은 N형 도펀트로 고농도 도핑된 실리콘을 포함할 수 있다. FET(120)가 PFET인 실시예에서, 소스 활성 영역들(136 및 138)은 P형 도펀트로 고농도 도핑된 실리콘을 포함할 수 있다. 또한, 도 1A에 나타낸 바와 같이, 금속 세그먼트들(110 및 112)은 FET(120)의 각각의 소스 활성 영역들(136 및 138) 상에 위치되어, 각각의 소스 활성 영역들(136 및 138)에 전기적 접속을 제공한다. 금속 세그먼트들(110 및 112)은 반도체 다이의 제1 상호접속 금속층(즉, M1)에 위치될 수 있고, 구리, 알루미늄, 또는 다른 적정 금속을 포함할 수 있다. 또한, 도 1A에 나타낸 바와 같이, 컨택트들(116 및 118)은 층간 절연층(interlayer dielectric layer)(도 1A에 나타내지 않음)에 위치되고, 소스 활성 영역들(136 및 138)과 각 금속 세그먼트들(110 및 112) 사이에 위치된다. 컨택트들(116 및 118)은 소스 활성 영역들(136 및 138)과 각각의 금속 세그먼트들(110, 112 및 118) 사이에 전기적 접속들을 제공하고, 텅스텐, 구리, 또는 다른 적정 금속을 포함할 수 있다.
또한, 도 1A에 나타낸 바와 같이, 금속 세그먼트들(140, 142 및 144)은 FET(120)의 드레인 활성 영역(134) 상에 위치된다. 본 실시예에서, 금속 세그먼트들(140, 142 및 144) 각각은 게이트 핑거들(130 및 132)에 수직한 방향으로 연장하도록 정렬된다. 다른 실시예들에서, 금속 세그먼트들(140, 142 및 144) 각각은 게이트 핑거들(130 및 132)에 대해 90.0도 이외 각도를 형성할 수 있다. 금속 세그먼트들(140, 142 및 144)은 반도체 다이의 제1 상호접속 금속층(즉, M1)에 위치될 수 있고, 구리, 알루미늄, 또는 다른 적정 금속을 포함할 수 있다. 또한, 도 1A에 나타낸 바와 같이, 컨택트들(146, 148 및 150)은 층간 절연층(도 1A에 나타내지 않음)에 위치되고, 드레인 활성 영역(134)과 각각의 금속 세그먼트들(140, 142 및 144) 사이에 위치된다. 컨택트들(146, 148 및 150)은 FET(120)의 드레인 활성 영역(134)과 각각의 금속 세그먼트들(140, 142 및 144) 사이에 전기적 접속을 제공하고, 텅스텐, 구리, 또는 다른 적정 금속을 포함할 수 있다. 컨택트들(146, 148 및 150) 각각은 예를 들어, 약 5.0 옴과 약 10.0 옴 사이의 저항을 가질 수 있다.
또한, 도 1A에 나타낸 바와 같이, 비아들(152, 154 및 156)은 층간 절연층(도 1A에 나타내지 않음)에 위치되고, 각각의 금속 세그먼트들(140, 142 및 144)과 금속 세그먼트(114) 사이에 위치된다. 본 실시예에서, 비아들(152, 154 및 156)은 기판(102)의 상부 표면에 수직인 방향으로 각각의 컨택트들(146, 148 및 150)과 근접 정렬된다. 다른 실시예들에서, 비아들(152, 154 및 156)은 각각의 컨택트들(146, 148 및 150)에 근접 정렬되지 않을 수 있다. 예를 들어, 비아들(152, 154 및 156)은 금속 세그먼트들(140, 142 및 144)의 한쪽 가장자리 위에 위치될 수 있고, 컨택트들(146, 148 및 150)은 금속 세그먼트들(140, 142 및 144)의 반대쪽 가장자리 아래에 각각 위치될 수 있다.
비아들(152, 154 및 156)은 금속 세그먼트들(140, 142 및 144) 각각과 금속 세그먼트(114) 사이에 전기적 접속을 제공하고, 텅스텐, 구리, 또는 다른 적정 금속을 포함할 수 있다. 비아들(152, 154 및 156) 각각은 예를 들어, 약 5.0옴과 약 10.0옴 사이의 저항을 가질 수 있다. 또한, 도 1A에 나타낸 바와 같이, 금속 세그먼트(114)는 반도체 다이의 제2 상호접속 금속층(즉, M2)에 위치될 수 있고, 구리, 알루미늄, 또는 다른 적정 금속을 포함할 수 있다. 금속 세그먼트(114)는 예를 들어, 반도체 다이에 위치된 반도체 다이 전력 버스(도 1A에 나타내지 않음) 또는 신호 패드(도 1A에 나타내지 않음)에 접속될 수 있다. 또한, 도 1A에 나타낸 바와 같이, 절연 영역들(104 및 106)은 기판(102)에 위치되고 드레인 활성 영역(134)에 의해 에워싸여(즉, 둘러싸여) 있다. 절연 영역(104)도 컨택트-비아 체인들(122 및 124) 사이에 위치되고, 절연 영역(106)도 컨택트-비아 체인들(124 및 126) 사이에 위치된다. 절연 영역들(104 및 106)은 예를 들어, STI(shallow trench isolation) 영역들을 포함할 수 있다. 다른 실시예들에서, 절연 영역들(104 및 106)은 LOCOS(local oxidation of silicon) 또는 다른 적정 절연 물질을 포함할 수 있다.
도 1에 나타낸 바와 같이, 컨택트들(146, 148 및 150), 금속 세그먼트들(140, 142 및 144) 및 비아들(152, 154 및 156)을 각각 포함하는 컨택트-비아 체인들(122, 124 및 126)은 게이트 핑거들(130 및 132) 사이에 위치되고 게이트 핑거들(130 및 132)의 폭을 따라 연장하는 열(column)에 위치된다. 본 실시예에서, 게이트 핑거들(130 및 132)의 폭을 따라 제공될 수 있는, 컨택트-비아 체인들(122, 124 및 126)과 같은, 컨택트-비아 체인들의 수는, 게이트 핑거들(130 및 132)의 폭(133)에 의해 및 최소 디자인 룰 사양들에 의해 결정된다. 컨택트-비아 체인들(122, 124 및 126)은 FET(120)의 드레인 활성 영역(134)과 금속 세그먼트(114) 사이에 각각 전기적으로 접속된다. 일 실시예에서, 컨택트-비아 체인들(122, 124 및 126)과 같은 컨택트-비아 체인들은 FET(120)의 하나 이상의 소스 활성 영역들과 반도체 다이의 제2 상호접속 금속층에 위치된 금속 세그먼트 사이에 접속될 수 있다. 다른 실시예에서, 컨택트-비아 체인들(122, 124 및 126)과 같은 컨택트-비아 체인들은 FET(120)의 하나 이상의 소스 활성 영역들 및 드레인 활성 영역과 반도체 다이의 제2 상호접속 금속층에 위치된 금속 세그먼트 사이에 접속될 수 있다. 컨택트-비아 체인들(122, 124 및 126)은 예를 들어, 각각 약 10.0옴의 저항을 가질 수 있다. 그러나, 컨택트-비아 체인들(122, 124 및 126)은 각각 10.0옴보다 더 작거나 더 큰 저항을 가질 수도 있다.
본 발명에서, 컨택트-비아 체인들(122, 124 및 126)은 ESD 이벤트 동안 증가된 ESD 전류 분포 균일성을 제공하기 위해 국부적인 발라스트 저항기들을 형성하고, 따라서, ESD 보호 구조(108)에 의해 제공된 ESD 보호를 효과적으로 증가시킨다. 각각의 컨택트-비아 체인들(122, 124 및 126)의 금속 세그먼트들(140, 142 및 144)은 ESD 이벤트 동안 방열을 위한 히트 싱크들(heat sinks)을 제공한다.
도 1B는 도 1A의 라인 1B-1B에 따른 도 1A의 구조(100)의 단면을 나타낸다. 특히, 기판(102), ESD 보호 구조(108), 금속 세그먼트들(110, 112, 114 및 140), 컨택트들(116, 118 및 146), FET(120), 컨택트-비아 체인(122), 게이트 핑거들(130 및 132), 드레인 활성 영역(134), 소스 활성 영역들(136 및 138), 및 비아(152)는 도 1A 및 도 1B의 동일한 요소들에 대응한다. 도 1B에 나타낸 바와 같이, 드레인 활성 영역(134)은 기판(102)의 소스 활성 영역들(136 및 138) 사이에 위치된다. 또한, 도 1B에 나타낸 바와 같이, 절연 영역들(158 및 160)은 각각의 소스 활성 영역들(136 및 138)에 인접한 기판(102)에 위치된다. 절연 영역들(158 및 160)은 예를 들어, STI 영역들일 수 있고, 산화 실리콘(silicon oxide)을 포함할 수 있다.
또한, 도 1B에 나타낸 바와 같이, 게이트 핑거(130)는 소스 활성 영역(136)과 드레인 활성 영역(134) 사이에 위치되고, 게이트 핑거(132)는 드레인 활성 영역(134)과 소스 활성 영역(138) 사이에 위치된다. 또한, 도 1B에 나타낸 바와 같이, 컨택트들(116 및 118)은 소스 활성 영역들(136 및 138)과 금속 세그먼트들(110 및 112) 사이에 각각 위치된다. 또한, 도 1B에 나타낸 바와 같이, 컨택트(146), 금속 세그먼트(114), 및 비아(152)를 포함하는 컨택트-비아 체인(122)은 드레인 활성 영역(134)과 금속 세그먼트(114) 사이에 위치된다. 특히, 컨택트(146)는 제1 층간 절연층(도 1B에 나타내지 않음)에 위치되고 드레인 활성 영역(134) 위에 위치되며, 금속 세그먼트(140)는 컨택트(146) 상에 위치되고 반도체 다이의 제1 상호접속 금속층에 위치되며, 비아(152)는 제2 층간 절연층(도 1B에 나타내지 않음)에 위치되고 금속 세그먼트(140) 상에 위치된다.
본 실시예에서, 비아(152)는 컨택트(146)과 비아(152) 각각의 중앙들이 대략 점선(162) 상에 위치되도록 컨택트(146) 위에 정렬된다. 다른 실시예들에서, 비아(152)는 컨택트(146)에 대해 오정렬될 수 있다. 예로서, 컨택트(146)는 금속 세그먼트(140)의 한쪽 가장자리 아래에 위치될 수 있고, 비아(152)는 금속 세그먼트(140)의 반대쪽 가장자리 위에 위치될 수 있다. 또한, 도 1B에 나타낸 바와 같이, 금속 세그먼트(114)는 비아(152) 상에 위치되고, 반도체 다이의 제2 상호접속 금속층에 위치된다. 따라서, ESD 보호 구조(108)의 발라스트 저항기로서 이용되는, 컨택트-비아 체인(122)은 FET(120)의 드레인 활성 영역(134)과 금속 세그먼트(114) 사이에 전기적으로 접속된다.
따라서, 상술된 바와 같이, 본 발명은 컨택트-비아 체인들(122, 124 및 126)과 같은, 컨택트-비아 체인들을 발라스트 저항기들로서 이용한 FET를 포함하는 ESD 보호 구조를 제공한다. 발라스트 저항기들로서 컨택트-비아 체인들을 이용함으로써, 본 발명은 레이아웃 영역을 원하지 않게 증가시키지 않고 제조되는 발라스트 저항기들을 제공한다. 반대로, 살리사이드 블록 활성 발라스트 저항기, 세그먼트된 활성 스트립 발라스트 저항기, 또는 N웰 발라스트 저항기를 이용한 종래의 ESD 보호 구조들은 증가된 레이아웃 영역을 필요로 하여, 드레인-대-벌크 및/또는 소스-대-벌크 기생 캐패시턴스를 바람직하지 않게 증가시키고, 따라서, 장치의 고주파수 성능을 감소시킨다. 따라서, 컨택트-비아 체인들을 포함하는 발라스트 저항기들을 제공함으로써, 본 발명은 더 낮은 드레인-대-벌크 및/또는 소스-대-벌크 기생 캐패시턴스를 장점으로 제공하는 ESD 보호 구조를 획득하고, 따라서, 증가된 레이아웃 영역을 바람직하지 않게 요구하는 발라스트 저항기들을 갖는 종래의 ESD 보호 구조와 비교하여 고주파수 성능을 증가시킨다.
또한, 본 발명의 ESD 보호 구조는 발라스트 저항기들을 갖지 않는 멀티-핑거 FET에 의해 획득된 "It2" 보다 실질적으로 더 높은 "It2"를 장점으로 획득할 수 있다. 배경으로서, "It2"는 ESD 구조의 ESD 성능을 기술하는데 이용된 성능 계수이고, FET의 벌크, 소스, 게이트가 함께 단락(short)되고 드레인 전압이 램프업(ramp up)되는 구성에서 측정된 것과 같은 제2 브레이크다운(breakdown) 지점에서의 드레인 전류를 나타낸다. 부가적으로, 본 발명의 ESD 보호 구조는 발라스트 저항기로서 N웰을 구비한 멀티-핑거 FET를 포함하는 ESD 보호 구조와 비교하여 실질적으로 더 낮은 드레인 누설 전류를 장점으로 획득할 수 있다.
또한, 발라스트 저항기들로서 적정 수의 컨택트-비아 체인들을 제공함으로써, 본 발명의 ESD 보호 구조는 ESD 이벤트 동안 증가된 ESD 전류 분포 균일성을 장점으로 획득하면서, 증가된 드레인-대-벌크 및/또는 소스-대-벌크 기생 캐패시턴스, 및 레이아웃 영역을 증가시키는 발라스트 저항기들의 형성에 의해 야기되는 고주파수 성능의 퇴화의 문제들을 회피하는 장점을 가진다.
본 발명의 상기 설명에서, 본 발명의 범위에서 벗어남 없이 본 발명의 개념들을 구현하기 위해 다양한 기술들이 이용될 수 있다는 것은 명백하다. 또한, 본 발명은 소정의 실시예들을 특정 참조로 하여 설명되지만, 본 기술분야의 통상의 당업자들은 본 발명의 사상 및 범위에서 벗어남 없이 형태 및 상세에서 변화들이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 설명된 실시예들은 모든 점들에서 예시적이고 비제한적인 것으로 고려된다. 본 발명은 본원에 설명된 특정 실시예들에 제한되지 않고 본 발명의 범위에서 벗어남 없이 많은 재배열들, 수정들, 및 대체들이 가능하다는 것이 이해되어야 한다.
따라서, 컨택트-비아 체인들을 발라스트 저항기들로서 이용한 ESD 보호 구조가 설명되었다.

Claims (23)

  1. 반도체 다이에 위치된 ESD 보호 FET로서,
    게이트, 제1 활성 영역(active region) 및 제2 활성 영역 - 상기 게이트는 적어도 하나의 게이트 핑거(gate finger)를 포함하고, 상기 적어도 하나의 게이트 핑거는 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 위치됨 -;
    상기 제1 활성 영역에 직렬인 적어도 하나의 컨택트-비아 체인(contact-via chain) - 상기 적어도 하나의 컨택트-비아 체인은 비아에 직렬인 컨택트를 포함하고, 상기 컨택트는 제1 금속 세그먼트(metal segment)에 의해 상기 비아에 연결됨 -; 및
    상기 적어도 하나의 컨택트-비아 체인에 인접하여 위치되는 적어도 하나의 절연 영역 - 상기 적어도 하나의 절연 영역은 상기 제1 활성 영역에 의해 둘러싸이고, 상기 제1 금속 세그먼트는 상기 컨택트를 상기 비아에만 연결하고, 상기 적어도 하나의 컨택트-비아 체인은 증가된 ESD 전류 분포 균일성을 위해 발라스트 저항기(ballast resistor)를 형성함 -
    을 포함하는 ESD 보호 FET.
  2. 제1항에 있어서,
    상기 제1 금속 세그먼트는 상기 반도체 다이의 제1 상호접속 금속층에 위치되는 ESD 보호 FET.
  3. 제2항에 있어서,
    상기 적어도 하나의 컨택트-비아 체인은 상기 제1 활성 영역과 제2 금속 세그먼트 사이에 연결되는 ESD 보호 FET.
  4. 제1항에 있어서,
    상기 제1 활성 영역은 드레인 활성 영역인 ESD 보호 FET.
  5. 제1항에 있어서,
    상기 제1 활성 영역은 소스 활성 영역인 ESD 보호 FET.
  6. 제1항에 있어서,
    상기 적어도 하나의 컨택트-비아 체인은 다수의 컨택트-비아 체인들을 포함하는 ESD 보호 FET.
  7. 제6항에 있어서,
    상기 적어도 하나의 절연 영역은 상기 다수의 컨택트-비아 체인들 중 두 개의 컨택트-비아 체인 사이에 위치되는 ESD 보호 FET.
  8. 제1항에 있어서,
    상기 비아는 상기 컨택트 위에 위치되고 상기 컨택트와 근접 정렬(approximate alignment)되는 ESD 보호 FET.
  9. 제1항에 있어서,
    상기 적어도 하나의 컨택트-비아 체인은 10.0옴(ohms)의 저항을 갖는 ESD 보호 FET.
  10. 제1항에 있어서,
    상기 적어도 하나의 게이트 핑거는 제1 게이트 핑거 및 제2 게이트 핑거를 포함하는 ESD 보호 FET.
  11. 반도체 다이에 위치된 ESD 보호 FET로서,
    게이트, 제1 활성 영역 및 제2 활성 영역 - 상기 게이트는 다수의 게이트 핑거들을 포함하고, 상기 다수의 게이트 핑거들 중 하나는 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 위치됨 -; 및
    상기 제1 활성 영역에 직렬인 다수의 컨택트-비아 체인들 - 상기 다수의 컨택트-비아 체인들 각각은 컨택트, 제1 금속 세그먼트 및 비아를 포함하고, 상기 제1 금속 세그먼트는 상기 컨택트와 상기 비아 사이에 연결되고, 상기 제1 금속 세그먼트는 상기 반도체 다이의 제1 상호접속 금속층에 위치됨 -; 및
    상기 제1 활성 영역에 의해 둘러싸인 다수의 절연 영역들 - 상기 다수의 절연 영역들 각각은 상기 다수의 컨택트-비아 체인들 중 적어도 하나에 인접하여 위치되고, 상기 제1 금속 세그먼트는 상기 컨택트를 상기 비아에만 연결하고, 상기 다수의 컨택트-비아 체인들 각각은 증가된 ESD 전류 분포 균일성을 위해 발라스트 저항기를 형성함 -
    을 포함하는 ESD 보호 FET.
  12. 제11항에 있어서,
    상기 다수의 컨택트-비아 체인들 각각은 상기 제1 활성 영역과 제2 금속 세그먼트 사이에 연결되는 ESD 보호 FET.
  13. 제11항에 있어서,
    상기 제1 활성 영역은 상기 FET의 드레인 활성 영역인 ESD 보호 FET.
  14. 제11항에 있어서,
    상기 제1 활성 영역은 상기 FET의 소스 활성 영역인 ESD 보호 FET.
  15. 제11항에 있어서,
    상기 비아는 상기 컨택트 위에 위치되고 상기 컨택트와 근접 정렬되는 ESD 보호 FET.
  16. 제11항에 있어서,
    상기 다수의 컨택트-비아 체인들 각각은 10.0옴의 저항을 갖는 ESD 보호 FET.
  17. 제11항에 있어서,
    상기 제1 금속 세그먼트는 상기 다수의 게이트 핑거들 각각에 수직으로 정렬되는 ESD 보호 FET.
  18. 제11항에 있어서,
    상기 FET는 NFET인 ESD 보호 FET.
  19. 제11항에 있어서,
    상기 FET는 PFET인 ESD 보호 FET.
  20. 제3항에 있어서,
    상기 제2 금속 세그먼트는 상기 반도체 다이의 제2 상호접속 금속층에 위치되는 ESD 보호 FET.
  21. 제6항에 있어서,
    상기 다수의 컨택트-비아 체인들 각각은 상기 제1 활성 영역과 제2 금속 세그먼트 사이에 연결되는 ESD 보호 FET.
  22. 제10항에 있어서,
    상기 제1 활성 영역은 상기 제1 게이트 핑거와 상기 제2 게이트 핑거 사이에 위치되는 ESD 보호 FET.
  23. 제12항에 있어서,
    상기 제2 금속 세그먼트는 상기 반도체 다이의 제2 상호접속 금속층에 위치되는 ESD 보호 FET.
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