TWI310562B - Semiconductor memory device - Google Patents
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Description
1310562 九、發明說明： 【發明所屬之技術領域】 . 本發明係關於一種半導體記憶體器件，且更特定言之， 係關於一種用於偵測半導體記憶體器件中之資料線之缺陷 的裝置。 【先前技術】 動態隨機存取記憶體（dram)係一典型半導體記憶體器 件’其與外部時脈（CLK)同步地輸入及輸出資料。由於要求 % DRAM每單位時間處理更多資料，因而dram之外部時脈頻 率也增加。DRAM之内部電路變得更加多樣且複雜。因此， 當生產經設計之記憶體器件時，缺陷分析比以往更加困 難。術語"缺陷"意指未自記憶體中正常讀取出寫入之資料。 資料可能由於各種原因而被異常輸出，包括DRAM記憶 體單元本身之缺陷、在放大單元資料之操作期間之誤差、 在傳送經正常放大之單元資料之操作期間的誤差及在邏輯 組態中之誤差。 •特別地，在南速器件中經常發生要求與外部時脈同步之 邏輯部分之誤差及容限故障（margin failure)。可能需要相對 大量之時間來偵測何處發生此等缺陷，此可能耽誤產品開 發。 圖1為習知半導體記憶體器件之方塊圖。 該習知半導體記憶體器件包括一狀態機i 〇 i、一解碼器 單元核W 1 〇5、一第—資料傳送控制器丨、一第一 資料傳送單以U二資料傳送單元⑴…第二資料 114685.doc 1310562 傳送控制器113、一局部輸入/輸出（I/O)線LIO、一全區I/O 線GIO及一資料引腳115。
該狀態機101接收一外部時脈CLK、一行地址選通信號 /CAS及一列地址選通信號/RAS，以判定該半導體記憶體器 件之内部操作。該解碼器103回應於自該狀態機1〇1輸出之 信號RASACT、CASACT及ADDRESS而選擇一記憶體單 元。該單元核心105具有複數個記憶體單元。該第一資料傳 送控制器107回應於自該狀態機1〇1輸出之讀取/寫入命令 READ及WRITE而產生一讀取信號RDEN、一局部I/O線重置 信號LIORSTB及一寫入信號WDEN。該第二資料傳送控制 器Π3回應於自該狀態機1〇1輸出之一信號而控制該第二資 料傳送單元1U ◎該單元核心1〇5之該等記憶體單元與該第 一資料傳送單元109之間的資料經由該局部I/O線LIO傳 送，且該第一資料傳送單元1〇9與該第二資料傳送單元^ 之間的資料經由該全區1/〇線GI〇傳送。該資料引腳ιΐ5自一 外部電路輸入資料及向一外部電路輸出資料。 該第一資料傳送單元1〇9包括一寫入接收器及驅動器以 及一讀取放大器及驅動器。該第二資料傳送單元ηι包括一 讀取接收器及驅動器、_寫人放大器及驅動器以及一資料 下文將描述該習知半導體記憶體器件之操作。 圖2A及2B為圖1所說明之習知半導體記憶體器件之時序
參照圖2A 在一寫入操作中 寫入資料回應於寫入命令 114685.doc 1310562 為了偵測資料傳送線之缺陷，基於單元核心丨〇5中不存在 缺陷之假設來執行一測試。 然而，因為單元核心105為半導體記憶體器件争最精密且 最微小之部件’所以在單元核心、105中出現各種缺陷。因 此，單元核心105之缺陷使得難以偵測在複雜時序控制下操 作之缺陷資料傳送線。 若在藉由使用正常讀取資料（自記憶體單元傳送至外部 電路之資料）來檢測一傳送狀態之操作期間讀取資料獲得 一異常狀態，則發生資料傳送線之缺陷偵測。若藉由使用 異常讀取資料來測試資料傳送線，則難以正確偵測資料傳 送線之缺陷。 【發明内容】 因此，本發明之一目的在於提供一種半導體記憶體器 件，其可偵測一資料傳送線之一缺陷，而不管具有若干記 憶體單元之單元核心中之缺陷。 本發明之另一目的在於提供一種半導體記憶體器件，其 可偵測一資料引腳與若干局部1/〇線之間的缺陷。 本發明之再一目的在於提供一種半導體記憶體器件，其 可偵測一資料引腳與若干全區1/〇線之間的缺陷。 /、 根據本發明之一態樣，提供一種用於偵測一半導體記憶 體器件中之—資料傳送線之—缺陷的裝置，其包括： 料傳送單it，其用於在—局部1/〇線與—全區1/〇線之間傳送 諸；-資料傳送控制H，其用於藉由產生—讀取信號、、 一寫入化號及一局部I/O線重置信號來控制該資料傳送單 114685.doc 1310562 兀；一測試模式控制器，其用於基於一測試模式信號來阻 止該讀取信號、一行選擇信號及該局部1/〇線重置信號之啟 動，一第一臨時資料儲存庫，其用於儲存位於該全區i/q線 中之資料；及一第二臨時資料儲存庫，其用於儲存位於該 局部I/O線中之資料。
根據本發明之另一態樣，提供一種用於偵測一資料傳送 線之一缺陷的半導體記憶體器件，其包括··一資料傳送單 兀，其用於在一局部I/O線與一全區1/〇線之間傳送資料；一 資料傳送控制器’其用於藉由產生—讀取信號及—寫入信 號來控制該資料傳送單元；—測試模式控制器，其用於基 於一測試模式信號來阻止該讀取信號之啟動；及一臨時資 料儲存庫，其用於儲存位於該全區1/〇線中之資料。 根據本發明之再一態樣，提供一種用於偵測一資料傳送 線之一缺陷的半導體記憶體器件，其包括：一資料傳送單 疋，其用於在一局部I/O線與一全區1/〇線之間傳送資料·一 資料傳送控制器，其用於藉由產生一局部1/〇線重置信號來 控制該資料傳送單元；一測試模式控制器，其用於回應於 一測試模式信號而阻止一行選擇信號及該局部j / 〇線重置 信號之啟動；-第—臨時資料儲存庫，其用於儲存位於該 全區⑽線中之資料；及―第二臨時㈣儲存庫，其用於儲 存位於該局部I/O線中之資料。 【實施方式】 將參考伴隨圖示來詳細描述根據本發明示範性實施例之 用於谓測-資料傳送線之—缺陷的半導體記憶體器件。 114685.doc 1310562 圖3為用於解釋根據本發明之一實施例的一用於偵測一 半導體記憶體器件中之一資料傳送線之一缺陷的方法之方 塊圖。 該半導體§己憶體器件包括一狀態機2〇 1、一解碼器203、 一單元核心2〇5、一第一資料傳送控制器2〇7、一第一資料 傳送單元213、一第二資料傳送單元215、一第二資料傳送 控制器219、一局部I/O線LIO、一全區1/0線<310、一資料引 腳221、一測試模式判定器209、一測試模式控制器2丨丨、一 第一資料儲存庫217及一第二資料儲存庫223。 該狀態機201接收一外部時脈CLK、一行地址選通信號 /CAS及一列地址選通信號/RAS，以判定該半導體記憶體器 件之一内部操作。該解碼器203回應於自該狀態機2〇丨輸出 之信號RASACT、C AS ACT及ADDRESS而選擇一記憶體單 元。該單元核心205具有複數個記憶體單元。該第一資料傳 送控制器207回應於自該狀態機201輸出之讀取/寫入命令 READ及WRITE而產生一讀取信號RDEN、一局部I/O線重置 信號LIORSTB及一寫入信號WDEN。該第二資料傳送控制 器219回應於自狀態機201輸出之一信號而控制該第二資料 傳送單元215。該單元核心205之該等記憶體單元與該第一 資料傳送單元213之間的資料經由該局部1/〇線1^〇而傳 送，且該第一資料傳送單元213與該第二資料傳送單元21 5 之間的資料經由該全區〗/〇線GI0而傳送。資料引聊221自一 外部電路輸入資料及向一外部電路輸出資料。該測試模式 判定器209回應於自狀態機201輸出之一信號來判定一測試 114685.doc -11- 1310562 模式項。該測試模式控制器211回應於自該測試模式判定器 209輸出之第一及第二‘測試模式信號tlcheck〇及 TLCHECK1來控制該第一資料傳送單元213〇該第一資料儲 存庫217位於全區I/O線GI0中，以臨時儲存寫入資料（自外 部電路傳送至記憶體單元之資料），且該第二資料儲存庫 223位於局部I/O線LI0中，以臨時儲存該寫入資料。 該第一資料傳送單元213包括一寫入接收器及驅動器以 及一讀取放大器及驅動器。該第二資料傳送單元215包括一 讀取接收器及驅動器、一寫入放大器及驅動器以及一資料 I/O路徑。 可根據對資料引腳221中之資料傳送線之缺陷進行偵測 之位置來視情況提供該第一資料儲存庫217及該第二資料 儲存庫223。即，當檢測第二資料傳送單元215之傳送狀態 時，使用第一資料儲存庫217，而當檢測第一及第二資料傳 送單元213及215之傳送狀態時，使用第二資料儲存庫223。 第一資料儲存庫217可藉由反相器鎖存電路來實施，且第 二資料儲存庫223可藉由局部I/O線li〇本身來實施，以便增 加整合度。 在下文中’下面將描述當使用第一資料儲存庫2丨7時半導 體記憶體器件之操作。 當寫入資料經由資料引腳221來輸入時，測試模式判定器 :❹靖出第一測試模式信號几⑶沉尺卜以便選擇一臨時健 存庫。此處’該第一測試模式信號TLCHECK0為一用於選 擇第一資料儲存庫217作為用於臨時儲存寫入資料之儲存 114685.doc -12- 1310562 庫的信號。 經由第二資料傳送單元215而將寫入資料臨時儲存在第 二資料儲存庫217中。此處1位於第-資料储存庫217之 前的電路執行一缺陷偵測。~，監視寫入資料是否被正常 傳送。 —接著’經由第-資料傳送單元213而將寫人f料寫入到單 元核心205之記憶體單元。 經由局部I/O線LI0而將來自記憶體單元之讀取資料傳送 至第f料傳送單元213。此處，測試模式控制器211接收 第一測試模式㈣TLCHECKG，並阻止讀取f料被傳送至 全區I/O線GIO。測試模式控制器211阻止讀取信號刪敗 啟動，以使得讀取資料不被傳送。 臨時儲存在第-資料儲存庫217中之寫人資料被傳送至 第二資料傳送單元215，且最終經由資料引腳221 外部電路。 次總而言之，寫入資料在寫入操作期間被臨時儲存在第一 。料儲存庫217中’且自記憶、體單元輸出之讀取資料在讀取 操作期間不被[資料傳送單元213傳送。此後，臨時儲存 ^第一資料儲存庫217中之寫人資料被傳送至外部電路。 在寫入操作及磧取操作期間監視在資料引腳Μ1與 第二㈣傳送單元215之間的資料傳送來_缺陷。、 。#下面將描述使用第二資料儲存庫213時半導體記憶 體器件之操作。 當經由資料引腳221而輸入寫入資料時’測試模式判定器 H4685.doc 13 1310562 缺陷。 囚此 寫入資：資料儲存庫217及第二資料儲存庫223被用作 ^ =之臨時儲存庫。在阻止自單元核心加輸出之讀取 時’在讀取操作期間藉由使用寫人資料來 為貧料傳送線之缺陷。即，可偵測資料傳送線之缺陷， 而不管經常發生缺陷之單元核心205。 圖4為圖3所說明之測試模式控制器211之電路圖。
特别地；貝J β式模式控制器2! i包括一用於阻止局部卯線 ⑽被重置之第—測試模式控制器2ua及—詩阻止讀取 信號RDEN之啟動的第二測試模式控制器2UB。 第一測試模式控制器211A可藉由一或非閘N〇R1及一第 一反相器INV1來實施。該或非閘^^以接收局部1/〇線重置 信號LIORSTB及第二測試模式信號TLCHECK1，且該第— 反相器INV1反相該或非閘N0R1之一輪出信號，以輸出由第 二測試模式信號TLCHECK1控制之一新局部]7〇線重置信號 RSTB NEW。 第二測試模式控制器211B可藉由一第二反相器INV2、一 反及閘NAND1及一第三反相器INV3來實施。該第二反相器 INV2反相第一測試模式信號TLCHECK0，且該反及閑 NAND1接收讀取信號RDEN及該第二反相器INV2之一輸出 信號。該第三反相器1NV3反相該反及閘NAND1之一輪出信 號，以輸出由第一測試模式信號TLCHECK0控制之新讀取 信號 RDEN_NEW ° 圖5A及5B為使用第一資料儲存庫217作為臨時儲存庫之 114685.doc •15- 1310562 參照圖6B，在讀取操作中，測試模式控制器211阻止行選 擇仏號（YI)之啟動，以使得來自記憶體單元之讀取資料不 被傳送至局部I/O線。 接著，臨時儲存在第二資料儲存庫223中之寫入資料被傳 送至第一資料傳送單元213,並經由全區1/〇線（}1〇、第二資 料傳送單元215及資料引腳221而被輪出至外部電路。 如上所述，第一及第二資料儲存庫217及223被用作為寫 入資料之臨時儲存庫。在阻止自單元核心2〇5輸出之讀取資 料之傳送的同時，在讀取操作期間藉由使用寫入資料來偵 測資料傳送線之缺陷。即，可偵測資料傳送線之缺陷，而 不管經常發生缺陷之單元核心2〇5。 在前述實施例中，邏輯之種類及配置係為其中輸入信號 及輸出信號均為高度有效信號之情況提供的。因此，當信 號之有效極性被改變時，邏輯實施方案也將被修改。此等 實施方案之數目廣泛，且熟習此項技術者可易於得到其修
改。 另外’儘管測試模式判定器209、測試模式控制器211及 第一資料健存庫217係藉由使用多個邏輯電路來實施的，但 本發明並不限於此。 本申請案含有與2005年9月28日及2006年5月30日在韓國 知識產權局申請之韓國專利申請案第2〇〇5_9〇859號及第 2006-49005號有關之主題，其全部内容以引用之方式倂入 本文中。 儘官已參照特足優選實施例而描述了本發明，但熟習此 114685.doc •18· 1310562 項技術者將理解，在不背離在以下申請專利範圍中界定之 本發明範疇之情況下，可進行各種改變及修改。 【圖式簡單說明】 圖1為習知半導體記憶體器件之方塊圖，· 圖2A及2B為圖1所說明之半導體記憶體器件之時序圖； 圖3為根據本發明之一實施例之—半導體記憶體器件的 方塊圖；
圖4為圖3所說明之一測試模式控制器之電路圖； 圖5A及5B為使用-第—資㈣存庫料一臨時儲存庫 之半導體記憶體器件的時序圖；及 一臨時儲存庫 圖6A及6B為使用一第二資料儲存庫作為 之半導體記憶體器件的時序圖。 【主要元件符號說明】 101 狀態機 103 解石馬器 105 單元核心 107 109 111 113 115 第—資料傳送控制器 第一資料傳送單元 第一資料傳送單元 第二資料傳送控制器 資料引腳 201 狀態機 203 解碼器 205 單元核心 114685.doc •19· 1310562
207 第一資料傳送控制器 209 測試模式判定器 211 測試模式控制器 211A 第一測試模式控制器 211B 第二測試模式控制器 213 第一資料傳送單元 215 第二資料傳送單元 217 第一資料儲存庫 219 第二資料傳送控制器 221 資料引腳 223 第二資料儲存庫 ADDRESS 信號 CASACT 信號 CLK 外部時脈 GIO 全區I/O線 INV1 第一反相器 INV2 第二反相器 INV3 第三反相器 LIO 局部I/O線 LIOB 局部I/O線 LIORSTB 局部I/O線重置信號 NANDI 反及閘 NOR1 或非閘 RASACT 信號 114685.doc •20- 1310562
RDEN 讀取信號 RDEN_NEW 新讀取信號 READ 讀取命令 RSTBNEW 新局部I/O線重置信號 TLCHECKO 第一測試模式信號 TLCHECK1 第二測試模式信號 WDEN 寫入信號 WRITE 寫入命令 YI行 選擇信號 /CAS 行地址選通信號 /RAS 列地址選通信號
114685.doc -21 -
Claims (1)
1310562 十、申請專利範圍： 1. 一種用於偵測一半導體記憶體器件中之一資料傳送線之 一缺陷的裝置，其包含： 一資料傳送單元，其用於在—局部1/0線與一全區1/〇線 之間傳送資料； 一資料傳送控制器，其用於藉由產生一讀取信號、一 寫入信號及一局部丨/0線重置信號來控制該資料傳送單 元； 一測試模式控制器，其用於基於―測試模式信號來阻 止該讀取信號、一行選擇信號及該局部I/O線重置信號之 一啟動； 一第-臨時資料儲存庫，其心儲存該全區1/0線之資 料；及 一第二臨時資料儲存庫，其用於儲存該 料。 2·如請求項1之裝置’其進一步包含： 一貝Μ模式判定器，其用於產生該測試模式信號；及 仃解碼@ ’其用於輸出該行選擇信號以控制一記憶 ^與該局部I/O線之間的_資料傳送。 詨第二項1之裝置’其中該測試模式信號包括一用於選擇 臨時資㈣存庫之第—測試模式信號及—用於選 4.=二臨時資料儲存庫之第二測試模式信號。 一宽項3^之裝置’其中該測試模式控制器包括： 〜停用單元，其用於阻止該讀取信號之該啟動； 114685.doc 1310562 第一#用單凡，其用於阻止該行選擇信號之該啟 動；及 第—停用單兀，其用於阻止該局部I/O線重置信號之 該啟動。 5.如：求：4之裝置，其中該第—停用單元包括： 一第。反相器’其用於反相該第一測試模式信號； 邏輯閘，其用於執行該讀取信號與該第__反相器之 一輸出信號之一反及運算；及 第一反相器，其用於反相該邏輯閘之-輸出信號。 6·如：求項4之襄置，其中該第二停用單元包括： 、輯閘其用於執行該第二測試模式信號與該局部 I/O線重置信號之一或非運算，·及 -反相器，其用於反相該邏輯閘之一輸出信號。 U項1之裝置’其中該第_臨時資料儲存庫及該第二 臨時資料儲存庫係根據該資料傳送線之—缺 而選擇性提供。 巧 8.如請求们之裝置，其中該第—臨時資料储存庫係藉由一 反相器鎖存電路來實施的。 9二求項1之裝置’其中該第二臨時資料儲存庫包括該局 部I/O線。 憶體器 10· -種用於俄測一資料傳送線之一缺陷的半導體記 件’其包含： ° 部1/0線與一全區I/O線 一資料傳送單元，其用於在 之間傳送資料； 114685.doc 1310562 -資料傳送控制器，其用於藉由產生—讀取信號及一 寫入仏號來控制該資料傳送單元· -測试模式控制器，其用於基於—測試模式信號而阻 止該讀取信號之一啟動；及 -臨時資料儲存庫’其用於儲存位於該全區ι/〇線中之 資料。 11. 如清求項10之半導體記憶體器件，其中該測試模式控制 器包括： 一第一反相器，其用於反相該測試模式信號； 一邏輯閘，其用於執行該讀取信號與該第一反相器之 一輸出信號的一反及運算；及 一第二反相器，其用於反相該邏輯閘之一輸出信號。 12. 如請求項10之半導體記憶體器件，其中該臨時資料儲存 庫係藉由一反相器鎖存電路來實施的。 13. —種用於偵測一資料傳送線之一缺陷的半導體記憶體器 件，其包含： 資料傳送單元，其用於在一局部I/O線與一全區I/O線 之間傳送資料； 一資料傳送控制器，其用於藉由產生一局部I/O線重置 信號來控制該資料傳送單元； 一測試模式控制器，其用於回應於一測試模式信號來 阻止一行選擇信號及該局部I/O線重置信號之一啟動； 一第—臨時資料儲存庫，其用於儲存位於該全區I/O線 中之資料；及 114685.doc 1310562 -第二臨時資料儲存庫，其用於儲存位於該局部卯線 中之資料。 14. 如請求項13之半導體記憶體器件，其進一步包含. 一測試模式判定器’其用於產生該測試模式^號；及 -行解碼器，其用於輸出該行選擇信號以控制一記憶 體單元與該局部I/O線之間的一資料傳送。 15. 如請求項13之半導體記憶體器件，其中該測試模式信號 包括-用於選擇該第—臨時f料儲存庫之第__測試模式 信號及一用於選擇該第二臨時資料儲存庫之第二測試模 式信號。 ' 16. 如請求項15之半導體記憶體器件，其中該測試模式控制 器包括： 一第一停用單元，其用於阻止該行選擇信號之該啟 動；及 一第二停用單元，其用於阻止該局部I/O線重置信號之 該啟動。 如請求項16之半導體記憶體器件，其中該第二停用單元 包括： 一邏輯閘’該邏輯閘之輸入耦接至該第二測試模式作 號及該局部I/O線重置信號；及 一反相器’其用於反相該邏輯閘之一輸出信號。 18. 如請求項15之半導體記憶體器件，其中該第一臨時資料 儲存庫係藉由一反相器鎖存電路來實施的。 19. 如請求項丨5之半導體記憶體器件，其中該第二臨時資料 儲存庫包括該局部1/0線。 114685.doc
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