CN1941210B - 半导体存储器件 - Google Patents

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Abstract

一种检测半导体存储器件中的数据传输线的缺陷的装置，包括：数据传输单元，用于在局部I/O线和全局I/O线之间传输数据；数据传输控制器，用于通过产生读出信号、写入信号和局部I/O线重置信号，来控制数据传输单元；测试模式控制器，用于基于测试模式信号，阻止读出信号、列选择信号和局部I/O线重置信号的激活；第一临时数据存储设备，用于存储全局I/O线的数据；和第二临时数据存储设备，用于存储局部I/O线的数据。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件；尤其涉及一种用于检测半导体存储器件中的数据线的缺陷的装置。
背景技术
动态随机存取存储器(DRAM)是一种典型的半导体存储器件，它与外部时钟(CLK)同步地输入和输出数据。由于要求DRAM每单位时间处理更多数据，因此DRAM的外部时钟频率也增加。DRAM的内部电路变得更加多样和复杂。因此，当生产设计的存储器件时，缺陷分析比以往更加困难。术语“缺陷”表示写入的数据没有从存储器中被正常地读取出来。
数据可能由于各种原因而异常地输出，包括DRAM存储单元自身的缺陷、在放大单元数据的操作期间的误差、在传输正常放大的单元数据的操作期间的误差、以及在逻辑配置中的误差。
特别地，在高速器件中常常发生要求与外部时钟同步的逻辑部分的误差、和容限故障(margin failure)。可能需要相对大量的时间来检测这些缺陷发生在哪里，这可能耽误产品开发。
图1是常规半导体存储器件的框图。
常规半导体器件包括状态机101、译码器103、单元核心105、第一数据传输控制器107、第一数据传输单元109、第二数据传输单元111、第二数据传输控制器113、局部输入/输出(I/O)线LIO、全局I/O线GIO和数据引脚115。
状态机101接收外部时钟CLK、列地址选通信号/CAS和行地址选通信号/RAS，以确定半导体存储器件的内部操作。译码器103响应于从状态机101输出的信号RASACT、CASACT和ADDRESS来选择存储单元。单元核心105具有多个存储单元。第一数据传输控制器107响应于从状态机101输出的读出/写入命令READ和WRITE，生成读出信号RDEN、局部I/O线重置信号LIORSTB、和写入信号WDEN。第二数据传输控制器113响应于从状态机101输出的信号，控制第二数据传输单元111。单元核心105的存储单元与第一数据传输单元109之间的数据通过局部I/O线LIO传输，而第一数据传输单元109与第二数据传输单元111之间的数据通过全局I/O线GIO传输。数据引脚115从外部电路输入数据和向外部电路输出数据。
第一数据传输单元109包括写入接收器和驱动器、以及读出放大器和驱动器。第二数据传输单元111包括读出接收器和驱动器、以及写入放大器和驱动器、以及数据I/O通路。
下面将描述常规半导体存储器件的操作。
图2A和2B是图1所示的常规半导体存储器件的时序图。
参照图2A，在写入操作中，响应于写入命令WRITE，将写入数据施加到数据引脚115，并且第二数据传输单元111将写入数据传输到全局I/O线GIO。
从第一数据传输控制器107输出的局部I/O线重置信号LIORSTB和写入信号WDEN分别被去激活(deactivate)和激活。该操作目的在于将写入数据传输到局部I/O线LIO。
响应于写入信号WDEN的上升沿，写入数据引起局部I/O线LIO与LIOB中的电位差。
当在局部I/O线LIO与LIOB中产生电位差时，用于驱动YI晶体管的列选择信号YI被激活，使得该电位差被传输到位线。YI晶体管是用于将位线连接到局部I/O线LIO和LIOB的晶体管。
然后，响应于局部I/O线重置信号LIORSTB的下降沿，均衡局部I/O线LIO和LIOB的电位差。通过这些过程，完成将写入数据传输到单元核心105的存储单元的操作。
参照图2B，在读出操作中，响应于读出命令READ，局部I/O线重置信号LIORSTB被去激活，并且列选择信号YI被激活，从而驱动YI晶体管。因此，存储在单元核心105的存储单元中的读出数据被传输到局部I/O线LIO与LIOB。即，产生电位差。
当读出信号RDEN被去激活时，局部I/O线LIO与LIOB的电位差被传输到全局I/O线，并且通过数据引脚115输出。
如上所述，常规存储器件通过数据引脚115将数据写入到单元核心105，并且从单元核心105读出数据，并通过数据引脚115将读出数据输出到外部电路。
为了检测数据传输线的缺陷，基于单元核心105中没有缺陷的假设执行测试。
然而，由于单元核心105是半导体存储器件中最精密、最细微的部分，因此单元核心105中出现各种缺陷。因此，单元核心105的缺陷使得难以检测在复杂定时的控制下操作的有缺陷的数据传输线。
如果在使用正常读出数据(从存储单元传输到外部电路的数据)检查传输状态的操作期间，读出数据成为异常状态，则发生数据传输线的缺陷检测。如果使用异常读出数据测试数据传输线，则难以正确地检测数据传输线的缺陷。
发明内容
因此，本发明的一个目的是提供一种半导体存储器件，它可以检测数据传输线的缺陷，而不必考虑具有存储单元的单元核心中的缺陷。
本发明的另一个目的是提供一种可以检测数据引脚与局部I/O线之间的缺陷的半导体存储器件。
本发明的另一个目的是提供一种可以检测数据引脚与全局I/O线之间的缺陷的半导体存储器件。
根据本发明的一个方面，提供一种检测半导体存储器件中的数据引脚与全局或局部I/O线之间的缺陷的装置，包括：数据传输单元，其与所述数据引脚连接，用于在局部I/O线和全局I/O线之间传输数据；数据传输控制器，用于通过产生读出信号、写入信号和局部I/O线重置信号，来控制数据传输单元；测试模式控制器，用于基于测试模式信号，阻止读出信号、列选择信号和局部I/O线重置信号的激活；第一临时数据存储设备，用于存储位于全局I/O线中的数据；和第二临时数据存储设备，用于存储位于局部I/O线中的数据。
根据本发明的另一个方面，提供一种检测数据引脚与全局或局部I/O线之间的缺陷的半导体存储器件，包括：数据传输单元，其与所述数据引脚连接，用于在局部I/O线和全局I/O线之间传输数据；数据传输控制器，用于通过产生读出信号和写入信号，来控制数据传输单元；测试模式控制器，用于基于测试模式信号，阻止读出信号的激活；和临时数据存储设备，用于存储位于全局I/O线中的数据。
根据本发明的另一个方面，提供用于检测数据引脚与全局或局部I/O线之间的缺陷的半导体存储器件，包括：数据传输单元，其与所述数据引脚连接，用于在局部I/O线和全局I/O线之间传输数据；数据传输控制器，用于通过产生局部I/O线重置信号，来控制数据传输单元；测试模式控制器，用于响应于测试模式信号，阻止列选择信号和局部I/O线重置信号的激活；第一临时数据存储设备，用于存储位于全局I/O线中的数据；和第二临时数据存储设备，用于存储位于局部I/O线中的数据。
附图说明
通过下面结合附图给出的优选实施例的描述，本发明的上述和其他目的和特征将变得清楚，其中：
图1是常规半导体存储器件的框图；
图2A和2B是图1所示的半导体存储器件的时序图；
图3是根据本发明实施例的半导体存储器件的框图；
图4是图3所示的测试模式控制器的电路图；
图5A和5B是使用第一数据存储设备作为临时存储设备的半导体存储器件的时序图；以及
图6A和6B是使用第二数据存储设备作为临时存储设备的半导体存储器件的时序图。
具体实施方式
将参照附图，详细描述根据本发明示例性实施例的、用于检测数据传输线的缺陷的半导体存储器件。
图3是说明根据本发明实施例的、用于检测半导体存储器件中的数据传输线的缺陷的方法的框图。
半导体存储器件包括状态机201、译码器203、单元核心205、第一数据传输控制器207、第一数据传输单元213、第二数据传输单元215、第二数据传输控制器219、局部I/O线LIO、全局I/O线GIO、数据引脚221、测试模式确定器209、测试模式控制器211、第一数据存储设备217和第二数据存储设备223。
状态机201接收外部时钟CLK、列地址选通信号/CAS和行地址选通信号/RAS，以确定半导体存储器件的内部操作。译码器203响应于从状态机201输出的信号RASACT、CASACT和ADDRESS，选择存储单元。单元核心205具有多个存储单元。第一数据传输控制器207响应于从状态机201输出的读出/写入命令READ和WRITE，生成读出信号RDEN、局部I/O线重置信号LIORSTB和写入信号WDEN。第二数据传输控制器219响应于从状态机201输出的信号，控制第二数据传输单元215。单元核心205的存储单元与第一数据传输单元213之间的数据通过局部I/O线LIO传输，而第一数据传输单元213与第二数据传输单元215之间的数据通过全局I/O线GIO传输。数据引脚221从外部电路输入数据和向外部电路输出数据。测试模式确定器209响应于从状态机201输出的信号来确定测试模式项(entry)。测试模式控制器211响应于从测试模式确定器209输出的第一和第二测试模式信号TLCHECK0和TLCHECK1，控制第一数据传输单元213。第一数据存储设备217位于全局I/O线GIO中，用于临时存储写入数据(从外部电路传输到存储单元的数据)，并且第二数据存储设备223位于局部I/O线LIO中，用于临时存储写入数据。
第一数据传输单元213包括写入接收器和驱动器、以及读出放大器和驱动器。第二数据传输单元215包括读出接收器和驱动器、写入放大器和驱动器、以及数据I/O通路。
可以根据对数据引脚221中的数据传输线的缺陷进行检测的位置，可选地提供第一数据存储设备217和第二数据存储设备223。即，当检查第二数据传输单元215的传输状态时，使用第一数据存储设备217，而当检查第一和第二数据传输单元213和215的传输状态时，使用第二数据存储设备223。
第一数据存储设备217可以用反相器锁存电路实现，而第二数据存储设备223可以用局部I/O线LIO自身实现，以便提高集成度。
下面将描述当使用第一数据存储设备217时半导体存储器件的操作。
当通过数据引脚221输入写入数据时，测试模式确定器209输出第一测试模式信号TLCHECK0，以便选择临时存储设备。这里，第一测试模式信号TLCHECK0是用于选择第一数据存储设备217作为临时存储写入数据的存储设备的信号。
通过第二数据传输单元215，将写入信号临时存储在第一数据存储设备217中。这里，在位于第一数据存储设备217前面的电路上执行缺陷检测。即，监视写入数据是否被正常传输。
然后，通过第一数据传输单元213，将写入数据写入单元核心205的存储单元。
通过局部I/O线LIO将来自存储单元的读出数据传输到第一数据传输单元213。这里，测试模式控制器211接收第一测试模式信号TLCHECK0，并且阻止读出数据被传输到全局I/O线GIO。测试模式控制器211阻止读出信号RDEN的激活，从而不传输读出数据。
临时存储在第一数据存储设备217中的写入数据被传输到第二数据传输单元215，并且最终通过数据引脚221输出到外部电路。
总而言之，在写入操作期间将写入数据临时存储在第一数据存储设备217中，并且第一数据传输单元213不传输在读出操作期间从存储单元输出的读出数据。然后，将临时存储在第一数据存储设备217中的写入数据传输到外部电路。即，通过在写入操作和读取操作期间监视在数据引脚221与第二数据传输单元215之间的数据传输，来检测缺陷。
接着，将在下面描述使用第二数据存储设备213时半导体存储器件的操作。
当通过数据引脚221输入写入数据时，测试模式确定器209输出第二测试模式信号TLCHECK1，以便选择临时存储设备。这里，第二测试模式信号TLCHECK1是用于选择第二数据存储设备213作为临时存储写入数据的存储设备的信号。
通过第二数据传输单元215和第一数据传输单元213传输写入数据，并将其临时存储在位于局部I/O线LIO中的第二数据存储设备223中。这里，在位于第二数据存储设备223前面的数据传输电路上执行缺陷检测。然后，将写入数据写入单元核心205的存储单元。
测试模式控制器211阻止局部I/O线重置信号LIORSTB的激活，从而将写入数据临时存储在局部I/O线LIO中。即，将写入数据临时存储在第二数据存储设备223中。
在读出操作中，读出数据被加载到位线上。这里，测试模式控制器211阻止用于驱动YI驱动器的列选择信号YI的激活，从而来自存储单元的读出数据不被传输到局部I/O线LIO。
因此，根据后继读出操作的读出数据使用临时存储在第二数据存储设备223中的写入数据。
总而言之，在写入操作期间将写入数据临时存储在第二数据存储设备223中，并且通过禁止YI晶体管的驱动来不对在读出操作器件从存储单元输出的读出数据进行传输。然后，将临时存储在第二数据存储设备223中的写入数据传输到外部电路。即，通过在写入操作和读取操作期间监视在数据引脚221与第一数据传输单元213之间的数据传输来检测缺陷。
因此，使用第一数据存储设备217和第二数据存储设备223作为写入数据的临时存储设备。在阻止从单元核心205输出的读出数据的传输的同时，在读出操作期间使用写入数据来检测数据传输线的缺陷。即，可以检测数据传输线的缺陷，而不必考虑经常出现缺陷的单元核心205。
图4是图3所示的测试模式控制器211的电路图。
特别地，测试模式控制器211包括用于阻止局部I/O线LIO被重置的第一测试模式控制器211A、和用于阻止读出信号RDEN的激活的第二测试模式控制器211B。
第一测试模式控制器211A可以用NOR门NOR1和第一反相器INV1实现。NOR门NOR1接收局部I/O线重置信号LIORSTB和第二测试模式信号TLCHECK1，并且第一反相器INV1反相NOR门NOR1的输出信号，来输出由第二测试模式信号TLCHECK1控制的新局部I/O线重置信号RSTB NEW。
第二测试模式控制器211B可以用第二反相器INV2、NAND门NAND1和第三反相器INV3实现。第二反相器INV2反相第一测试模式信号TLCHECK0，并且NAND门NAND1接收读出信号RDEN和第二反相器INV2的输出信号。第三反相器INV3反相NAND门NAND1的输出信号，来输出由第一测试模式信号TLCHECK0控制的新读出信号RDEN NEW。
图5A和5B是使用第一数据存储设备217作为临时存储设备的半导体存储器件的时序图。
参照图5A，在写入操作中，响应于写入命令WRITE，将写入数据施加到数据引脚221，并且第二数据传输单元215将写入数据传输到全局I/O线GIO。这里，测试模式确定器209输出第一测试模式信号TLCHECK0，从而选择第一数据存储设备217。因此，写入数据被临时存储在位于全局I/O线GIO中的第一数据存储设备217。
然后，从第一数据传输控制器213输出的写入信号WDEN和局部I/O线重置信号LIORSTB分别被去激活和激活。该操作目的在于将写入数据传输到局部I/O线。
这里，响应于写入信号WDEN的上升沿，写入数据引起局部I/O线LIO与LIOB中的电位差。
当在局部I/O线LIO与LIOB中产生电位差时，用于驱动YI晶体管的列选择信号YI被激活，使得该电位差被传输到位线。YI晶体管是用于将位线连接到局部I/O线LIO和LIOB的晶体管。
然后，响应于局部I/O线重置信号LIORSTB的下降沿，均衡局部I/O线LIO和LIOB的电位差。通过这些过程，完成将写入数据传输到单元核心205的存储单元的操作。
参照图5B，在读出操作中，响应于读出命令READ，局部I/O线重置信号LIORSTB被去激活，并且列选择信号YI被激活，从而驱动YI晶体管。因此，存储在单元核心205的存储单元中的读出数据被传输到局部I/O线LIO与LIOB。即，产生电位差。
然后，测试模式控制器211去激活从第一数据传输控制器207输出的读出信号RDEN，并且将去激活的新读出信号RDEN NEW传输到第一数据传输单元213。即，加载到局部I/O线上的读出数据不被传输到全局I/O线GIO。
然后，临时存储在第一数据存储设备217中的写入数据被输出到外部电路。
图6A和6B是使用第二数据存储设备223作为临时存储设备的半导体存储器件的时序图。
参照图6A，在写入操作中，响应于写入命令WRITE，将写入数据施加到数据引脚221，并且第二数据传输单元215将写入数据传输到全局I/O线GIO。
从第一数据传输控制器213输出的局部I/O线重置信号LIORSTB和写入信号WDEN分别被去激活和激活。该操作目的在于将写入数据传输到局部I/O线。
这里，响应于写入信号WDEN的上升沿，写入数据引起局部I/O线LIO与LIOB中的电位差。
当在局部I/O线LIO与LIOB中产生电位差时，用于驱动YI晶体管的列选择信号YI被激活，使得该电位差被传输到位线。
这里，测试模式确定器209输出第二测试模式信号TLCHECK1并且控制测试模式控制器211。因此，测试模式控制器211阻止局部I/O线重置信号LIORSTB被激活，从而不从局部I/O线LIO中消除写入数据。即，写入数据被临时存储在第二数据存储设备223中。
参照图6B，在读出操作中，测试模式控制器211阻止列选择信号(YI)的激活，从而来自存储单元的读出数据不被传输到局部I/O线。
然后，临时存储在第二数据存储设备223中的写入数据被传输到第一数据传输单元213，并且通过全局I/O线GIO、第二数据传输单元215和数据引脚221，输出到外部电路。
如上所述，使用第一和第二数据存储设备217和223作为写入数据的临时存储设备。在阻止从单元核心205输出的读出数据的传输的同时，在读出操作期间使用写入数据检测数据传输线的缺陷。即，可以检测数据传输线的缺陷，而不必考虑经常出现缺陷的单元核心205。
在上述实施例中，逻辑的种类和布置是对于输入信号和输出信号都是高有效信号的情况提供的。因此，当信号的有效极性被改变时，逻辑实现也将被修改。这些实现的数量广泛，并且本领域技术人员可以容易地得到它们的修改。
此外，尽管使用多个逻辑电路实现了测试模式确定器209、测试模式控制器211和第一数据存储设备217，但本发明不限于此。
本申请包含涉及于2005年9月28日和2006年5月30日在韩国知识产权局提交的韩国专利申请No.2005-90859和2006-49005的主题，其全部内容通过引用并入这里。
尽管参照特定优选实施例描述了本发明，但本领域技术人员将理解，在不背离权利要求书限定的范围的前提下，可以进行各种改变和修改。

Claims (19)

1.一种检测半导体存储器件中的数据引脚与全局或局部I/O线之间的缺陷的装置，包括：
数据传输单元，其连接到所述数据引脚，用于在局部I/O线和全局I/O线之间传输数据；
数据传输控制器，用于通过产生读出信号、写入信号和局部I/O线重置信号，来控制数据传输单元；
测试模式控制器，用于基于测试模式信号，阻止读出信号、列选择信号和局部I/O线重置信号的激活；
第一临时数据存储设备，用于存储全局I/O线的数据；和
第二临时数据存储设备，用于存储局部I/O线的数据。
2.如权利要求1所述的装置，还包括：
测试模式确定器，用于产生测试模式信号；和
列译码器，用于输出列选择信号来控制存储单元和局部I/O线之间的数据传输。
3.如权利要求1所述的装置，其中，所述测试模式信号包括用于选择第一临时数据存储设备的第一测试模式信号和用于选择第二临时数据存储设备的第二测试模式信号。
4.如权利要求3所述的装置，其中，所述测试模式控制器包括：
第一去激活单元，用于阻止读出信号的激活；
第二去激活单元，用于阻止列选择信号的激活；和
第三去激活单元，用于阻止局部I/O线重置信号的激活。
5.如权利要求4所述的装置，其中，所述第一去激活单元包括：
第一反相器，用于反相第一测试模式信号；
逻辑门，用于执行读出信号与第一反相器的输出信号的NAND运算；和
第二反相器，用于反相逻辑门的输出信号。
6.如权利要求4所述的装置，其中，所述第二去激活单元包括：
逻辑门，用于执行第二测试模式信号和局部I/O线重置信号的NOR运算；和
反相器，用于反相逻辑门的输出信号。
7.如权利要求1所述的装置，其中，根据数据传输线的缺陷检测区域，可选地使用第一临时数据存储设备和第二临时数据存储设备。
8.如权利要求1所述的装置，其中，所述第一临时数据存储设备用反相器锁存电路实现。
9.如权利要求1所述的装置，其中，所述第二临时数据存储设备包括局部I/O线。
10.一种检测数据引脚与全局或局部I/O线之间的缺陷的半导体存储器件，包括：
数据传输单元，其与所述数据引脚连接，用于在局部I/O线和全局I/O线之间传输数据；
数据传输控制器，用于通过产生读出信号和写入信号，来控制数据传输单元；
测试模式控制器，用于基于测试模式信号，阻止读出信号的激活；和
临时数据存储设备，用于存储位于全局I/O线中的数据。
11.如权利要求10所述的半导体存储器件，其中，所述测试模式控制器包括：
第一反相器，用于反相第一测试模式信号；
逻辑门，用于执行读出信号与第一反相器的输出信号的NAND运算；和
第二反相器，用于反相逻辑门的输出信号。
12.如权利要求10所述的半导体存储器件，其中，所述临时数据存储设备用反相器锁存电路实现。
13.一种用于检测数数据引脚与全局或局部I/O线之间的缺陷的半导体存储器件，包括：
数据传输单元，其与所述数据引脚连接，用于在局部I/O线和全局I/O线之间传输数据；
数据传输控制器，用于通过产生局部I/O线重置信号来控制数据传输单元；
测试模式控制器，用于响应于测试模式信号来阻止列选择信号和局部I/O线重置信号的激活；
第一临时数据存储设备，用于存储位于全局I/O线中的数据；和
第二临时数据存储设备，用于存储位于局部I/O线中的数据。
14.如权利要求13所述的半导体存储器件，还包括：
测试模式确定器，用于产生测试模式信号；和
列译码器，用于输出列选择信号来控制存储单元与局部I/O线之间的数据传输。
15.如权利要求13所述的半导体存储器件，其中，所述测试模式信号包括用于选择第一临时数据存储设备的第一测试模式信号和用于选择第二临时数据存储设备的第二测试模式信号。
16.如权利要求15所述的半导体存储器件，其中，所述测试模式控制器包括：
第一去激活单元，用于阻止列选择信号的激活；和
第二去激活单元，用于阻止局部I/O线重置信号的激活。
17.如权利要求16所述的半导体存储器件，其中，所述第二去激活单元包括：
逻辑门，该逻辑门的输入端耦接到第二测试模式信号和局部I/O线重置信号；和
反相器，用于反相逻辑门的输出信号。
18.如权利要求15所述的半导体存储器件，其中，所述第一临时数据存储设备用反相器锁存电路实现。
19.如权利要求15所述的半导体存储器件，其中，所述第二临时数据存储设备包括局部I/O线。
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