TWI309507B - Dds circuit with arbitrary frequency control clock - Google Patents

Description

1309507 九、發明說明： 【發明所屬之技術領域】 而更特別是有關於以 本發明大致有關於訊號之產生 一種有彈性的週期性訊號之產生。 【先前技術】 直接數位合成電路（“DDS”）為一種用來產生週期性訊 號之技術，其中必須控制超過一個或者多個的訊號特性。 能夠以透過DDS所控制的週期或者波形來產生類比訊號。 圖i顯示一種具有DDS 100用來產生其後要轉換成為 兩值時脈弦波之傳統DDS結構，DDS 1〇〇會接收一個累加 器之時脈CLKacc以及一個指示相&增加量的數位輸入訊號 inc DDS會輸出一個訊號fout。能夠藉由改變clkacc之 頻率及/或改變相位增加量φ〗η。來設定卜的之頻率。 在操作上，累加器110會在CLKacc各個循環期上產生 個新的輸出數值φΑα。為了產生各個新的數值，累加器 11 〇會將φ1η。加於其目前的内容。如圖i中所示的，能夠從 一個加法器ll〇a以及一個暫存器11〇b來建構累加器11〇。 累加器1 1 〇中的數值用來充當一個弦波單元丨丨2之控 弦波單元1 1 2會將各個相位數值Oacc轉換成為所 相應的振幅數值。在此闡述中，由於DDS訊號產生器會產 生一彳固防、、tb . 及’所以藉由函數sin((I)ACC)，振幅數值便會與數 ACC有關。使用數學弓丨擎-一種配置用以產生與輸入訊號 有4寸疋關係的輪出訊號之電路，弦波單元1 1 2便可能會產 峰 戶斤 V Λ 而 '輸出。或者是’可能針對此控制輸入各個數值而 1309507 藉由預先計算所需的輸出數值來實現弦波單元。之後則合 將這些預先計算的輸出動 值儲存在記憶體中一個由控制輸 入所定址的位置上。在操作 憶體之位址，產生S1·、所:此控制訊號來充當記 (〇ACC)所需的輸出數值，此數值是從 記憶體所讀取，其輪入為Φαμ。 值疋從 弦波單元112之輪屮艿θ. 、 疋週功性的。由於累加器1 1 〇 中的溢位，因而實現其週期性質。 數值會針對CLKacc^l/ 110中所儲存的 值的I，則物。最後二:::加(或者如果使用負 者欠位-如果使用負值的二；=嶋 以相應於2讀度相位。如Μ :力口㈣滿刻度數值藉 广…的數量’則在溢位之後，累： 值X。所以，隨著開始週期性波形之新週期，累加乂 便會具有相同的效；S，並Φ '、 °D的溢位 起頭之料#、^^ ㈣打讀下—個循環期 〜Θ <间、，隹符適當的相位闕係。 刃 能，：交變累加器110溢位所花 也F〇UT其中一個週期的時 木&制波 cl“c之頻率來控制此n %夠^改變時脈 值來控制此一時間。 此夠错由改變<^nc之數 弋表sin(<J)ACC)之數位數值之後則許认 將之轉換成為已量化之類比訊號：給:ACU4,此會 附屬於數位至類比轉換器之輸出，藉以^將一個遽波器 訊號。在需要弦、、古 句滑化此已量化之 需頻率之、Ή * ’於在傳遞頻帶中包含有弦波所 貝旱之π通濾波器會增加訊號 反所 屯度’因而此—濾波 1309507 器很可能是一種帶i承：卢，、士口。 、濾波裔。如果需要一種諸如時 位訊號，則可將此一類比替於石Y ± 脈的數 姻比A唬饋至一個比較器丨丨8，蕤 此訊號塑成方形。因此，DT^ ^ * 错以將 此DDS訊號產生器會提供一種厶官 的機件，藉以產生受控頻率的時脈。 。 、/ F〇ut之頻率會党CLKacc的頻率所影響， 此不可能任意地設定CLKAee < # $ ^ ^ y " DDS之靡用，缺 ACC之頻率。雖然有某些需要使用 之+路而咖必需相容於以其他頻率所計時激勵 电路。如此的應用其中之—範例為自動測試設備。圖7 以極為間化形式顯示可以用來測試半導體 測試系、統800方塊圖。如此系統 ;1之自動 .'dr 4- is T 八 乾例為美國麻州 /員Teradyne有限公司所販售的巧㈣⑽測試系統。 其測試系統包含控制測試系 '统_的工作站8 ! 〇。工作 站㈣會執行建立測試器主體812内的硬體之測試程式， 賣回測試之結果。工作站同樣也提供一個人類操作 =之"面’致使操作者能夠提供命令或者資料以為測試特 疋型式的.導體裝置之用。例如’執行於工㈣削上的 =可^在測試器主體812之内改變容納著~數值的暫 存裔之數值，藉以改變此測試系統内時脈之頻率。 為了完全地測試諸多型式的奘罢 咕+ 式的^置’類比與數位測試訊 5虎兩者必須產生並且測量。在測試器主體812内部的是， 數位"接腳"820以及類比儀器818。兩者皆會連接至待 數位接腳為產生或者測里數位訊號、或者DC電壓 ，之電路。相對地’類比儀器則是產生並且測量類比 7 1309507 型態產生器816會提供控制輸入給予數位接腳82〇以 及類比儀器818。這些控制輸入會定義出應該要產生或者測 量其測試訊號所在的數值與時間兩者。為了確保準確的測 動作同步化。時 内各種不同部件 s式’時常必須將數位接腳以及類比儀器的 序產生器8 14提供同步化測試器主體8 i 2 的操作之時序訊號。 自動測試設備係、構置為可程式規劃的，使之能夠測試 諸多不同型式之裝置。纟自動測試設備之内時常需要產生 一種可程式規劃頻率的數位時脈。如此應用其中之一範例 稱為任意波形產生n(AWG)。AWG 822會產出能夠使用可 控頻率之時脈“程式規劃成為幾近任意形狀之波形。在 習知技術中，已經將DDS訊號產…〇〇用來充當觸 之時脈。 自動測試設備同樣有時會包含—種稱為數位化器之類 此應該較 因此產生 以輸出不 ，即使是 地介接於 比儀器。數位化器823同樣也依靠時脈工作，而 佳為可程式規劃的。 由於DDS電路由時脈CLKacc所計時激勵， 了困難產生益816或者時序產生器814可 同頻率下的命令或者控制訊號。戶斤高度期望的是 由不同頻率的時脈所計時激勵，仍要使DDS簡易 系統其他的元件。 比儀器與 需要使測 電路操作 在自動測試系統中，通常重要的是，控制類 數位接腳的訊號之間的時間關係。就此一理由， 試器令所有的儀器同步於某時序參考。即使刪 Ϊ309507 方、與糸統其他部分不同之 — 所用的π n t 頒率，同樣仍需要將DDS中

所用的《同步於用來控 T 【發明内容】 制-個糸統時序的時脈。 路目的乃是提供一種同步於外部時脈的DDS電 他之目的實現於具有操作在第-個頻率的 於頻率之間的關係，時 T基 這些重合點上，其中一個累力'點便會產生。在 '、σ ™便a將其他者之數值載入。 在-個Μ實施财，將咖電路使詩具有 頻^所計時《的中央控制電路之自動㈣㈣1㈣ 作在不同於弟—個頻率的DDS時脈頻率。 【實施方式】 圖2顯示-種操作在使料同於咖電路頻率的系統 中之數位合成電路簡化方塊圖。则214會產生F_。刪 214可以是-種諸如習知技術中所示的刪電路。可替代 的是’则214可以是—種如本人共同等候判定的專利申請 ^ T明蔷私喊為具有改進訊號純度的高 解析度合成器”，在相同於本申請書之日期入檔，在此 參考之。不管DDS 214是否正確建構，则214所受㈣ 時激勵頻率皆會影響F〇UT之頻率。 DDS214乃是由時脈CLKagc所計時激勵的。就閣述之 目的而言，CLKacc的頻率為75MHz。實際的頻率將端視f〇u丁 戶斤需的特性而定。同樣的是，如同所要說明的，clKacc由 1309507 頻率乘法器212所產生。由於頻率乘法器212具有有限的 精確度’因此CLKacc可能不會正確地具有所需之頻率。所 以，於此範例中，clkacc”標稱，，具有75MHz之頻率。 頻率乘法1§ 212會接收來自系統時脈CLKsys之輸入。 在將DDS 214使用於自動測試系統類比儀器之較佳實施例 中，諸如賴，统_之AWG 822 ’ CL、乃是—：二 日守序產生益814所產生的時脈。將CLK〜用來計時激勵此 測試系統之其他部分，諸如型態產生器816與數位接腳㈣。 由於通常對諸如AWG 822類比儀器而言重要的是，將 之同步化於測試系統之其他元件，因此較佳地從η〜來 推得CLKacc，如圖2中所示的。因此，其優點為針對^ 各循環期來指定DDS 214之相位增加量。在圖2中，⑽5-各循環期之相位增加量表示為①一。而在操作上，累： 裔uo必須接收適當與CLKacc所計時激勵的累加器—起使 用的\數值。乘法器2 1 G會將、心轉換成為Φίηε。 頻率乘法器212與乘法器21〇兩者皆會基於以 3 一似之間的比率來判斷其縮放因數。乘法器210可以 :串技術所周知的數位電路。例如，乘法器21〇能 地使用-種數位乘法器以及數位除法器電路，來計 Γ二代表由所需分數相乘之輸入。相對較為簡易的 二者除以整數之電路。所以，藉由將縮放因 ^ 比率，便能夠簡易地應用那此即使為非整 數之縮放因數。較為㈣的3 h - Μ吏易非正 徭悉.. ”、易的疋，建構—種用以除以並且其 藉以達到所需的縮放因數，而不是產 10 1309507 2種細放非整數量之電路。此原理特別用來縮放時脈之 ^、率，而同樣也應用來縮放一個數字，諸如 0--¾^ 町 Wlnc_Sys 轉換 ，.·， he。如此的電路在習知技術中乃是眾所周知的。、 乘车頻率乘法器212可以是-種習知技術中所周知的頻率 太去裔。其在頻率乘法器之後可以使用一個頻率除法哭， 以對輪入訊號所需頻率比率來產生具 。。 號。 巧柳J ^頻率之輸出訊 圖2之電路會針對φ 以及Γ'ΤΐΓ -r 對Ine以及CLKacc而以標稱數值來產 生/、訊號，此數值則會產生具有所需特性 干則® h 〇 u T。例 〇 ’如果Φ,η〇”具有數值5，則乘法器210的輪出便合 於 5*(1〇〇ΜΗζ/75ΜΗΖ：)。 曰寺 ψ圖3顯示圖2系統實際實現之結果。曲線410顯示所 =的相位數值，此起因於計時激勵由〜咖所鑛給以及 %脈CLKSys所計時激勵的累加器。如同所知的，哭 中的數值會針對CLKsys各循環期而增加均勾數量。’、〇叩 ,曲線412顯示由、所饋給以及用時脈ClKacc所計時 激勵的累加器中累加相位數值之曲 % —乾例中， CLKSys以及CLKacc之間的比率為1〇〇至75(亦即，* 。 對每4個循環期之CLK 而 I °亥有3個循環期的 CLKacc。重合點 310A、310B、 乂及·Μ DC才a不母4個循環 期之CLKSys。在這些點上，兩個 乐刀Da甲所累加的相位數 值應該會相等。然而，目3顯示此兩數㈣ 並非重合而且不是相等的。這班^ —左值曰等致％nc不同於其標 稱數值之事貫。同樣的是，可能合有 月b曰肩延遲或者其他會妨礙 Π 1309507 CLKacc依照所需精確設定時序之失真。 在此一範例中，尤F aa / , 在CLKsys的4個循環期之接glI .. 標稱的3個循環期之CI κ ’ 後則曰有

兮盔π系加的相位數值應 5玄為 3 (5 (4/3)) = 20。如果在 CL 巾，Sys的4個循環期之各個 V"1一於累加器’則標稱結果便會相同…， 在實際的系統中不可能荖迕一 _ τ ψ ，'，、而 Τ此產生個正確輸出準確數值之乘法 益2Η)。在此-範例中，將、數值計算為 “議…。沒有數位電路可建構來代表此一數值。保持著 數值之暫存器以及用於計算 ' .B - ,, , 丫^之電虱迴路將會具有有限 數目的位7G。例如，哈了辟六C γ 除了儲存5*(4/3)數值之外， 上可能具有6.6數值。 對某些應用而言，6.6與5*(4/3、夕Ρ弓aa楚 、（4/3)之間的差值太小而實際 不致衝擊刪電路之操作。在圖3之範例中，在重合點31〇Α 上所累加的相位為19 8而不θ ，Λ妙 " 而不疋20。然而，在其他的應用中， 此-差值可能是顯明的，而且可能要從事咖電氣迴路進 —步的改進。 例如，圖3顯示曲線41〇與412之間的差值於各個連 續的重合點上會增長。隨著刪實行—段較長的時間週 期’則所累加的相位誤差便會增長。 圖4』7Γ⑯DDS電路4〇〇，修改之藉以限制相位誤 ^之增長。DDS電路_包含—個由暫存器⑽以及加法 斋1】0a所構成的累加器。加法器丨1〇a其中的—個輸入為暫 存器ii〇b中的數值。$ 一個輪入為φι〆從乘法器21〇中 的〇inc_sys所推導出來的，如同之前結合圖2所探討的。暫 12 1309507 ，斋1 l〇b的輸出充當弦波單元丨12之相位控制輪入。弦波 ΠΠ 連接至DAC 1 14、帶通濾波器1 16、以及比較器 1 8，藉以產生如同以上所探討的訊號F0UT。 ,s f加器之暫存器1 1〇b由訊號CLK所計時激勵，此訊號 貝J疋藉由頻率乘法器212從clKs^推導出來的。 。。DDS電路4〇〇包含第二個累加器，其具有累加器之暫 存态41〇b以及加法器41〇a。加法器4i〇a的其中一個輸入 為〇^_Sys。另一個輸入則為累加器之暫存器4l〇b内容。 曲線4 1 〇(圖3)代表累加器之暫存器4 1 〇b内容。無須修 的疋，區線412代表累加器之暫存器1 1 Ob之内容。然而， DDS電路彻包含—個控制器414,以累加器之暫存器41〇b 而週期性地將累加器之暫存器l lQb内容重新同步化。 控制器4M會以累加器之暫存器4哪中的數值而週期 生地重新同步化累加器之暫存器"肋中的數值。在⑽標 稱地重合;^ CI 。 4 , 方、LLKSys之時，控制器414便會從事重新同步化。 如圖3所示的，Λ ^ sys之母4個循環期便會將CLK標稱重 合於 CLKSys。

更為通用的是，能豹M 夠藉由將各個時脈之頻率除以兩頻 率之最大公因數來判斷重合 1里《之%點。在本範例中，i 〇〇與

75的最大公因數為25。仏,AA 因此’ 100MHz時脈的每4個循環 d以及75MHz時脈的每3 甘3個循裱期便會發生標稱重合點。 並不需要每個標稱重合 占白貫仃重新同步化。應該重 新同步化累加器之頻率 、知1視各個循環期所引進的誤差量以 及主個應用對如此誤差之容限而定。 13 1309507 。又輸入以便將其數值從累加器暫存器w載入累加器的 暫存器1 10b之中。 在產出重設命令給予累加器暫存器110b之前，選擇器 必/員切換並且使其輸出穩定。此外，必須確定的是， sys人CLK兩者皆已經達到其標稱重合點了。如果在 CLKSys達到其重合點之前將其數值載人累加器暫存器⑽ 之中貝’丨所載入暫存器1 i 0b之中的數值便會是不正確的數 值反射出重合點之前累加器4⑽中的數值。相反的是， 士果在CLK達到其重合點之前將其數值載人累、加器暫存器 110b之中’則所載人暫存器之中的數值—開始便是正確的 數值，然而當CLK達到重合料，其數值便會增加，因而 改變為不正確之數值。 在習知技術中乃是眾所周知的是，用以有時有條件端 視其他訊號之發生來產生控制訊號之控制器，諸如控制器 4 1 4。此夠使用傳統設計技術來確保暫存器11 之更新行 為會在所需的時間上發生。 一種可替代的實現方式乃是使用FIF〇來確保來自累加 态41〇b之數值正確地載入累加器n〇b之中。例如，控制 裔414能夠包含一個用以計數CLKsys脈衝之電路。當 CLKSys達到重合點時，便將累加器41〇b的數值推進 之中。控制器4丨4同樣也會計數CLK之脈衝。當clk脈衝 達到重合點時，則會從FIF0推出一個數值，並且將之載入 累加器110b之中。以如此之方式，在適當的時間上，將適 當的數值載入累加器暫存器n 〇b之中。 15 1309507 能足2大尺寸之FIF〇。具有兩個儲存位置之FIFO便可 佳地的是，將CLK同步化於CLKsys。圖5顯示較 s固頻率乘法器512所跟隨的頻 實現頻率乘法器212。 ^ 的重具有—個用來重新同步化 下個% °當宣告以及解除宣告此—重設線路之時， 下一個輸入脈衝將會產出1 了 率下便合“认 此後，在已除的速 革下便Θ產生輸出脈衝。例如，如果將 規劃為除以4,則在於Α π μ — , 10以転式 器5 、在輸入立而上母四個時脈的脈衝便會在除法 、月出上產生一個脈衝。 的實施例中，將除法器51G之輸出端讀 =路（叫。就乘法PLL512之各個脈衝輸入而言，多 m會ΐ生。然而，相應於除法器51°的輸出脈衝來產 =個輸出脈衝。由於在重設之後會將除法器川 出同步化於系統時脈，因此超越乘法PLL 51〗 衝同樣也會在重設之後同步化於系統時脈。固脈 ^較電路4⑽初始化用以產生 ^器之同步化。同樣也可《在標稱重合 .，上卩逍選地從事之，藉以確保任何 離同步化。 7的决差不致允許時脈脫 圖6顯示操作DDS電路之方法，.*和m 纩❹ 电峪之方法•耘圖。在步驟61〇， 旦相位增加量，藉以提#剛電路適當的相位增加 里。、％放因數為分數’其分子為则之操作頻率，而其分 16 1309507 同樣也可以同步化於系統之時脈。 如同上述的，以一種允許訊號頻率改變之方式，便能 夠產生在頻譜上純淨的訊號（亦即，其訊號為敏捷的）。能夠 使用如此的時脈來從事自動測試系統或者其他需要純淨、 敏捷時脈的應用中的類比或數位儀器之計時激勵。 能夠將上述的系統用來增加DDS<準確度，並且用以 確保DDS會持續同步化於系統之時脈…其同樣也提供一 種基於來自系統的命令而用以改變咖程式規劃行為之簡 易方式。例如’塑態產生器816可提供用以改變由咖所 產t的訊號頻率之命令。如此的命令可以之新數值 t式出現由改變相位增加命令來從事新 =的改變。在下-次同步化之時間區間中…動t 正任何的誤差。各種變化乃是可行的。 ^ 例:，如上述的是，將FIF〇用來緩衝累加器暫存器 士 b之輪出，直到數值儲存在累加器暫存器㈣中適當的 日寸間為正。以適當的&制 田勺 鲁 制’可連接暫存器來緩衝這些數值， 田作早—個子組之FIFO。 所要說明的是，藉由辞勃 舌人 计數CLKsys之脈衝，來檢測桿 重合點。由於CLK乃是您v 知稱 士十數ΓΤ r ± sys所推得的，因此能夠藉由 。十數CLK之呀脈來實現其結果。 再者，說明各量之pq μ &内 郎m 間的數學關係、。應該會察知的是， ,,, ^ 有不精確或者其數值為概算的，p 上述的電路與方法仍會運作。 Ί則 同樣的是，顯示宜# , '某種功能性質以硬體來實現之。但是， 18 1309507 能夠以電氣迴路組織部分質。 的軟體來實 現其部分之功能性 L固八間平 圖1闡述一種習知技術之DDS電路； 圖2闡述一種操作在不同於 的系統中之DDS電路； 电路頻率所計時激勵 圖3為一種用來了解累加 m A ^ 祁位决差之座標圖； 圖4為一種改進的DDS 1

電路的韻皇± 八才呆作在以不同於DDS

格的頻率所計時激勵之系統中； S 圖5為能夠使用於 圖6為用來了解二 乘法器之方塊圖； 用耒了解圖4電路的操作之流程圖；以及 為白知技術的自動測試系統之簡化圖方塊圖。 【主要元件符號說明】 100 直接數位合成電路（DDS) 110 累加器 ll〇a 加法器 110b 暫存器 112 弦波單元（SINE) 114 數位至類比轉換器（DAC) 116 帶通濾波器（BPF) 118 比較器（COMP) 2l〇 乘法器 212 頻率乘法器 214 直接數位合成電路 19 1309507 3 10A 重合點 310B 重合點 310C 重合點 400 直接數位合成電路（DDS) 410a 加法器 410b 累加器之暫存器 412 選擇器 414 控制器 510 頻率除法器 512 頻率乘法器（乘法鎖相迴路（PLL)) 800 自動測試系統 810 工作站 812 測試器主體 814 時序產生器 816 型態產生器 818 類比儀器 820 數位接腳 822 任意波形產生器（AWG) 823 數位化器 850 待測裝置 20

Claims (1)

1309507 申請專利範圍： 、 1·一種以DDS頻率所計時激勵的簡電路同步化 —時脈之方法，而將並4 , 、 時脈之週期，其丄含“ —W為第-a)從第一時脈產生DDS頻率的時脈； 〜_由將第一相位增加量縮放正比於卿時脈頻率盈 弟一 ％脈頻率之間的比率來產生_相位增加量.以及 邮藉由刪頻率的時脈所計時激勵的咖 DDS累加器中累加刪相位之增加量。 軍路内之 2_申請專利範圍第1項之方法，尚包含： a)在第二個累加器中累加第一個相位增加 個累加器乃是由第-時脈所料激勵； 弟一 器中Γ數期值性地以第二個累加器中的數值來替代軸累加 ?加=請專利範圍第2項之方法，其中週期性更換⑽S 門比：所t仃為包含藉由刪頻率與第-時脈頻率之 間比率所決定的時間區間之值進行其數值之更換。 4.如申請專利範圍第3項之苴 於第一時脈週期以第、'八..s1區間倍數 刪頻率的最大公頻率除以第一時脈頻率與 '二…法:其中!期性一 重合之時進行其數值之::由 %脈與弟-個時脈標稱 6.如申請相範圍第2項之方法，此外其中產生则 21 1309507 15. 如申請專利範圍第13項之自動測試系統，其 比儀器包含一個數位器。 16. 如申請專利範圍第13項之自動測試系統，其 數位合成電路此外尚包含一個系統累加器，針對第 之各個週期藉由第一相位控制數值來遞增。 1 7.如申請專利範圍第13項之自動測試系統，尚 個控制電路，其會將系統累加器之數值切換到週期 區間之累加器。 十一、圖式： 如次頁 中該類 中直接 一時脈 包含一 性時間 24