TWI306613B - - Google Patents

Description

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特別是有關於半 本發明係有關於高品質因數的電感 導體積體電路中的電感。 在GHz的射頻CMOS積體電路中，電感可以用在晶片私 入式（on-chip)的匹配電路、被動濾波器、 二 壓器、壓控震盪器。其中最重要的性能就是品4質胃因#數，資 就是品質因數’影響品質因數的因素有，金屬線圈的歐： 損耗、基底的損耗、電感的寄生電容。在過去的發展中， 已經&出許多南品質因數電感，例如使用高導電率的金 層製造金屬線圈，以減少歐姆損耗。使用多層金屬以增^ 電感的有效厚纟’以減少高頻的基底損耗。使用低心口 基底材料，以減少高頻的基底損耗。使用厚氧化層隔絕浮 接電感和基底，以減少基底損耗。 然而 需要額外 有鑑 於一半導 隙於介電 一金屬線 本發 驟包括： 成一支撐 層中，並 層的上方 ，藉以露 上述電感製造方法都不適用於標準的“⑽製程， 的製造程序’造成成本增加，品質不容易控制。 於此，本發明提出一種高品質因數的電 體基底，其上方具有-介電[並且電具\，空用氣 層中，包括：一支撐柱，位於空氣隙之中；以及 圈，位於空氣隙中，並且藉由支撐柱 明另提出一種形成高品質因數電感的方法，其步 提供一半導體基底，其表面具有第一介電層；形 柱於第一介電層中；形成一金屬線圈於第一介電 且連接於支撐柱；形成一第二介電層於第一介電 :蝕刻第二介電層，形成-窗口於金屬線圈上方 出第一介電層，以及以第二介電層為罩幕蝕刻上

1306613 五、發明說明（2) 述第一介電層，藉以在金屬線圈的周圍形成一空氣隙。 實施例 第1 A圖表示習知電感和本發明電感的結構平面圖，第 1 B圖表示習知電感和本發明電感的結構剖面圖，其包括半 導體基底4、場氧化層3(field oxide Si02)、介電絕緣層 1(8102)、空氣隙2(3卜83?)，金屬線圈1^1、金屬線圈1^2 。習知金屬線圈L2周圍的介質是二氧化矽（Si 〇2)，本發明 金屬線圈L1周圍介質是空氣隙（air gap)。 第2圖表示半導體基底上電感的等效電路。Ls表示金 屬線圈的電感’和金屬線圈的磁通量有關，也就是和金屬 線圈的匝數、金屬線圈之間的互感有關。Rs表示金屬線圈 的串聯電阻，其產生的來源是金屬線圈的歐姆損耗（〇hmic loss)，和金屬線圈的導電係數、寬度、長度、操、集膚 深度（skin depth)、電流在各金屬線圈的分布有關。Cf表 示金屬線圈的金屬線（metal trace)之間的寄生電容，金 屬線的邊緣效應、金屬線圈周圍介質的介電常數有關。 Csubl、Csub2表示金屬線圈在空氣隙和基底之間的等效電 容，其電容和空氣隙的介電常數有關，其介電常數是接近 真空的介電常數。Csub3、Csub4表示金屬線圈在基底的等 效電容。Rsubl、Rsub2表示金屬線圈的磁通量在基底感應 電流所造成的.損耗’所以和金屬線圈所覆蓋的面積、基底 的導電係數有關。 " 電感的品質因數的定義是，儲存於電感中的能量和每 一震盪週期損耗能量的比，要提高電感的品質因數，可以

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羲出多晶矽1 1。 ，。如，3_C圖所不，在場氧化層3上沉積一介電絕緣層J Α ’·可以是二氧化秒，以微影製程將接點窗（contact = njOW)圖案定義在光阻，以蝕刻去除未被光阻覆蓋的介 電、、、邑緣層1A，以型成接點窗，然後除去光阻。 :第3D圖所示’以直流濺鍍製造m薄膜，其用作阻 2 ^ arrjer layer)，接著，以化學氣相沉積法（CVD)形 、，’，接著以乾式蝕刻法或是化學機械研磨法（CMp)進行 鎢回蝕形成接點窗插塞12((：〇1^&(：1; plug)。 如第3E圖所示，以濺鍍法依序進行Tiw阻障層（未圖示 、金屬a層1 3，通常是鋁合金’沉積在晶片表面。 二第3F圖所示，以微影製程將接點窗圖案定義在光阻 由乾時刻去除未被光阻覆蓋的金屬層丨3。 材粗ίί 在晶片上沉積一與介電絕緣層1“目同 材:的介電絕緣層’形成介電絕緣層16，對此介電絕緣層 —進仃平坦化製程，如化學機械研磨法（CMP)，藉以得到 之表面。以微影製程將接點窗圖案定義曰在光阻， 乂蚀刻去除未被光阻覆蓋的介電絕緣層。 如第3Η圖所示，以直流濺鍍製造Tiw薄膜，其用 ::η Ϊ著’以⑽沉積鎢’接著以乾式蝕刻法或是CMP進 订鶴回姓形成介層窗插塞（via plug)l4。 如第3 I圖所示 材料的介電絕緣層 步驟形成金屬層1 5 ’在晶片上沉積一與 ，形成介電絕緣層1 C 、介層窗插塞1 6，金 介電絕緣層1 A相同 ’接著，重複上述 屬層17。

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Ll 材 電 A!. 蚀 〇 圖所示，在晶片上沉積一與介電絕緣層1 a相同 呌的；丨電絕緣層，形成介電絕緣層】，接著以CVD沉 絕緣，1、保護層5，其分別可以是S i 〇2、S i3 N4。 " 第3L圖所示’以形成薛塾（bonding pad)的方法， 刻金屬線圈L1上方的保護層5，形成電感器之區域的 ’露出介電層絕緣層1的表面。

如第3M圖所示，以定義窗口後之保護層5為罩幕，藉 由傾斜蝕刻液（sl0pe etcher)蝕刻介電絕緣層！，藉以^ 金屬線圈L1之區域形成一空氣隙2，以及一支樓柱，其包 括多晶矽11、接點窗插塞12、金屬層13、介層窗插塞丨^、 金屬層15、介層窗插塞16。si〇pe etcher的成分包括：去 離子水（DI deionized water)、緩衝氧化蝕刻劑（B〇E buffer oxide etcher)、氫氟酸（HF)、醋酸（CH3C00H)， 其蝕刻選擇性良好’對於保護層、多晶矽、T i W的蝕刻率 可以忽略。金屬線圈L1的内圈半徑、寬、間距分別是 lOOum、10um、2um，圈數是10，金屬線圈!^的底部到場氧 化層3上表面的距離是3. 4um，場氧化層3的厚度是〇. 4um， 基底4的電阻是2.5K Ohm/cm，金屬線圈li的電感是22.3 nH ° 第4圖表示本發明電感和習知電感品質因數的量測結 果。曲線A表示本發明電感的品質因數，曲線b表示習知電

1306613 圖式簡單說明 以下，就圖式說明本發明。 第1 A圖表示習知電感和本發明電感的結構平面圖。 第1 B圖表示習知電感和本發明電感的結構剖面圖。 第2圖表示半導體基底上電感的等效電路圖。 第3 A-3M圖表示本發明中形成高品質因數電感之方法 的剖面流程圖。 第4圖表示本發明電感和習知電感品質因數的量測結 果。 [符號說明] 1〜介電絕緣層； 2〜空氣隙； 3〜場氧化層； 4〜半導體基底； 5〜保護層； 11〜多晶矽； 1 2〜接點窗插塞； 1 3〜金屬層； 1 4〜介層窗插塞； 1 5〜金屬層； 1 6〜介層窗插塞； 1 7〜金屬層； LI、L2〜金屬線圈。

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Claims (1)

1306613 案號 91116432 年月曰修(更)正替換頁丨， dh年V月A曰_秦正鼠 六、申請專利範圍 1 . 一種高品質因數的電感，包括： 一基底； 一介電層，具有一空氣隙，位於於上述半導體基底 上 一支撐柱，位於於上述空氣隙中；以及 一金屬線圈，位於上述空氣隙中，並且藉由上述支撐 柱來支撐。 2. 如申請專利範圍第1項所述之高品質因數電感，其 中，上述支撐柱係以多層金屬内連線完成。 3. 如申請專利範圍第1項所述之高品質因數電感，其 中，上述基底係矽基底。 4. 如申請專利範圍第1項所述之高品質因數電感，其 中，上述介電層係一二氧化梦層。 5. —種高品質因數電感的製造方法，其步驟包括： (a) 提供一基底； (b) 形成第一介電層於上述基底上； (c) 形成一支撐柱於上述第一介電層中； (d) 形成一金屬線圈於上述第一介電層中，並且連接 於上述支撐柱； (e) 定義一銲墊窗口於上述金屬線圈的上方；以及 (f) 银刻上述第一介電層，形成一空氣隙於上述金屬 線圈周圍。 6. 如申請專利範圍第5項所述之高品質因數電感的製 造方法，其中，蝕刻上述第一介電層，形成上述空氣隙所

0503-7355TWF2(N);hhchiang.ptc 第11頁 1306613 六、申請專利範圍 用之钮刻溶液包括：去離子水、緩衝氧化#刻劑、氫氟 酸、醋酸。 7. 如申請專利範圍第5項所述之高品質因數電感的製 造方法，其中，上述支撐柱係以製造多層金屬内連線的方 法製造而成。 8. 如申請專利範圍第5項所述之高品質因數電感的製 造方法，其中，上述基底係矽基底。 9. 如申請專利範圍第5項所述之高品質因數電感的製 造方法，其中，上述介電層係一二氧化矽層。 1 0.如申請專利範圍第5項所述之高品質因數電感的製 造方法，其中上述步驟（e)更包括： 形成一第二介電層於上述第一介電層的上方； 蝕刻上述第二介電層，形成上述銲墊窗口於上述金屬 線圈上方，藉以露出上述第一介電層。 11.如申請專利範圍第1 0項所述之高品質因數電感的 製造方法，其中上述步驟（f)更包括： 以上述第二介電層為罩幕Ί虫刻上述第一介電層，藉以 在上述金屬線圈周圍形成上述空氣隙。

0503-7355TWf(N) ； TSMC2001-1339 ； rliu.ptd 第12頁 Ι3066Λ3 116432號圖式修正頁 修正日期：96.6.28

第3M圖

第4圖