TWI303088B - Semiconductor device manufacturing apparatus, semiconductor device manufacturing method and semiconductor device - Google Patents

Description

Γ303088 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種製造半導體積體電路等的半導 體裝置之半導體製造裝置，使用該半導體製造裝置的半導 體製造方法，及透過該半導體製造方法製造的半導體裝 置。 【先前技術】 在半導體積體電路（以下簡稱為ic)的製造中，在晶圓 上形成CMOS、雙極性電晶體等的主動元件及電阻、電容等 的被動元件，再透過提供連接此等元件的金屬配線，形成 種種功能，而結束晶圓製造步驟。在晶圓製造步驟結束 後’進行IC產品的品質確認之檢查，亦即晶圓測試係在 切割（切斷）前的晶圓狀態下進行。在此晶圓測試中，選定 滿足預先設定的特性規格值的IC，且拒絕並廢棄未滿足該 特性規格值的I c。特性規格值係被設定以具有考慮丨c的 使用目的專之特定的容許範圍。 不過，近年來，以提昇感測器用的1(:中之檢出信號 的感度為目的，或者以提昇功率轉換用的IC中之轉換效 率為目的’實％檢查，盡量減小特性規格值的容許範圍， 進行晶圓測試，以得到高品質的1C。然而，在減小特性規 t值的谷許範圍以進行晶圓測試時，對於透過傳統的半導

體製造方法製造的Ic而言，被拒絕(排出）的不良品增加， 結果導致製造成本的上昇。 2065-7929-PF 5 Γ303088 因此’在晶圓測試後，修整（tr i mm i ng)未滿足特性規 格值的ic之特性值以完成特性規格值的容許範圍内的產 口口疋今後更重要且必要的技術。所以，各種「修整技術」 被提出。代表性的「修整技術」係以雷射光切斷部分配線 的「雷射修整」、強制地雪崩破壞齊納二極體以形成細絲 並加以配線的「齊納轟擊（Zener Zapping)」、透過將數 位資料寫入至記憶體元件以調整電路特性的「數位修 整」、及形成新的電路配線之「配線形成修整」等技術。 如上所述，雖然提出各種技術做為晶圓測試後的「修 整技術」，因為在修整處理中需要高價的裝置，且必須預 先在晶圓上形成可能不需要的元件及修整用電路，而有導 致製造成本增加的問題。 又，在「配線形成修整」中，在晶圓測試後，在薄膜 上形成對應於測試結果的特別的描繪圖案，並將該薄膜貼 附在該晶圓的對應位置上，以形成修整用配線（例如，參 照日本的特開平5-291258號公報）。不過，利用此修整技 術’非常難以進行高精度的配線，無法以高良率製造高品 質的1C。 此外，提出一種修整技術做為「配線形成修整」，其 在晶圓中預先形成露出電極端子群的開口，在修整時，對 :對應的開口塗佈金屬印膏，以相互接續期望接續的電極 端子並在其上塗佈封裝樹脂（例如，特開2〇〇4-273679 遽a報）。不過，在上述傳統的「配線形成修整」中，因 為係在期望的電極端子群上塗佈特定寬廣範圍的金屬印 2065-7929-PF 6 1303088 膏’以形成金屬印膏層而電氣地接續，故難以纖細地調 整。又’為了防止塗佈在電極端子上而形成的金屬印膏層 的剝離等，不得不在金屬印膏層的上部形成封裝樹脂層， 使付製k變得不易’且製造步驟變得複雜。 【發明内容】

本發明之目的在於提供一種半導體製造裝置及半導 體製造方法，其可透過印刷處理對半導體裝置容易地形成 期望的電路。又，本發明之目的在於提供一種提高修整精 度，並使修整容易的半導體製造裝置、半導體製造方法， 及透過此半導體製造方法得到的半導體裝置。 為了達到上述目的，本發明之半導體製造裝置，包括： 晶圓測試部，檢出檢查對象之晶圓中的各晶片的特 性’根據該被檢出的資料，決定用以對各晶片修整的描. 圖案； 圯憶部，儲存有關檢查對象的晶圓之資訊丨及 描緣圖案印刷部，根據來自前述晶圓測試部的描纷圖 案的貝訊與來自則述記憶部之有關該晶圓的資訊，對於哼 晶圓的各晶片透過印刷動作形成期望的描繪圖案 前述描緣圖案印刷部係被構成以具有： 分別射出導電性溶劑、噔续％ & % Ώ 夕 蜊、、、邑緣性溶劑、及界面處理液； 晶片座標辨識部，透過對該晶圓 晶片的座標資訊；及 辨％取仔各 控制部，根據來自前沭曰圓：目 之日日0測武4的描繪圖案的資

2065-7929-PF 1303088 eTL、來自前述記憶部之關於該晶圓的資訊、及來自晶片座 &辨識部的座標資訊，控制對於該晶圓之前述印刷頭的描 矣會動作。如此構成的半導體製造裝置，因為係在晶圓測試 透過印刷動作形成對應於該檢查結果的描繪圖案，可 形成馬精度的描繪圖案，並可以高良率製造高品質的半導 體裝置。 本發明之半導體製造方法，包括：檢出檢查對象的晶 φ 的各晶片的特性，根據該被檢出的資料，決定用以對 各晶片修整的描繪圖案的步驟； 根據決定的描繪圖案的資訊，在該晶圓的晶片表面之 被描綠圖案形成區域上射出界面處理液的步驟；及 、對於前述界面處理液被射出的被描繪圖案形成區 或根據被決定的描繪圖案，射出導電性溶劑或絕緣性溶 刮的步驟。具有此等步驟的半導體製造方法，因為可透過 :刷動作對晶圓的晶片表面形成高精度的描繪圖案，可以 _咼良率製造高品質的半導體裝置。 根據本發明之其他特徵的半導體製造方法係包括：在 晶圓的被描繪圖案形成區域上形成具有狀深度的溝部 進行是否須對晶圓修整的檢查之步驟； 出導 的步 在前述晶圓中須要修整的晶圓之前述溝部中射 電性溶劑’ m描繪圖案的步驟； 在^、、日騎圖案之後，進行除去氣體及低溫退火

2065-7929-PF 8 I3〇3〇88 在除去氣體及低溫退火後成膜，然後平坦化該成膜表 面的步驟；及 在平坦化之後，進行高溫退火的步驟。具有此等步驟 的半導體製造方法對於被形成在晶圓的被描繪圖案形成 區域上的溝部不會產生裂縫，可透過印刷動作形成高精度 的描繪圖案。 透過上述本發明之半導體製造裝置及半導體製造方 法製造的本發明之半導體裝置係在用於修整晶圓中之各 晶片的被描緣圖案形成區域上形成具有預定深度的溝 邻’ $述溝部的侧壁傾斜以具有5。以上的傾斜角且開口側 灸寬，在刖述溝部的内部形成導電性配線。如此構成的半 導體裝置，因為在晶圓測試後，透過印刷動作容易地形成 對應於该測試結果之描繪圖案，而成為使修整處理容易的 半導體裝置，且成為高品質的半導體裝置。 根據本發明之其他特徵的半導體裝置，在晶圓狀態 中，在各晶片表面上形成從護層膜露出的至少2個修整用 墊電極iPad electrode)，並根據是否須要修整的檢查結 果，對則述修整用墊電極，透過印刷處理形成描繪圖案。 如此構成的半導體製造裝置，因為係在晶圓測試後，透過 P刷動作开y成對應於該測試結果的描繪圖案之結構，而成 為使修整處理容易的半導體裝置，且成為高品㈣半導體 裝置。 根據本發明之其他特徵的半導體裝置，具有複數單 元’且在對應於各單元的位置上提供形成繞送（刚如） 2065-7929-PF 9 ϊ3〇3〇88 用墊電極的繞送配線之IGBT晶片，各單元係具有被接續 至第1電極的第1墊電極，及被接續至第2電極的第2塾 電極’根據各單7L的檢查結果，在前述第i電極與前述繞 运用墊電極或刖述第2電極之間透過印刷處理形成描繪圖 案。如此構成的半導體製造裝置，因為係可對應於測試結 果透過印刷動作進行修整的結構，而成為使修整處理容易 的IGBT，且成為高品質的半導體襞置。 φ 又，根據本發明之其他特徵的半導體裝置係係非揮發 f記憶體，透過印刷處理形成被接地的靜電屏蔽膜體以覆 蓋《己隐體區域，並且進行成型加工以覆蓋前述靜電屏蔽膜 體如此構成的半導體製造裝置，即使與高耐電壓元件形 成在同一晶片上，可防止產生所謂模極化的麻煩。 、>再者，根據本發明之其他特徵的半導體裝置係將功率 半導體裝置與邏輯電路集積在單晶片上的功率積體電 路，做為電氣地接續被形成於高電位島分離區域的内部之 魯邏輯電路與高耐電壓開關元件之準位偏移配線的導電性 配線係透過描繪圖案的印刷處理被形成於護層膜上。 ^根據本發明，可提供一種半導體製造裝置及半導體製 =方法，其可對於晶圓測試後的半導體裝置，容易地形成 =望的電路。又，可提供一種半導體製造裝置、半導體製 以方去、及半導體裝置，其可在晶圓測試後容易地 筏術」。再者，根據本發明，可以低成本提供信賴性言 的半導體裝置。 、间 又，根據本發明，在形成導電性配線及絕緣性膜中， 2065-7929-pp 1303088 可使導電特11及絕緣特性穩定化，同時提升溶劑與晶圓的 黏著性以消除剝離等的麻煩，且在提昇配線形狀及成膜形 狀的控制性後，环担b ^ 了&外附近的元件及電路配線的絕緣性且 不會導致晶片面積的增大。 再者，根據本發明，因為可利用不會限制1C晶片構 造且泛用性高的技術在晶圓測試後於IG晶片上形成期望 的配線，而可得到差異少的高品質的1C曰曰曰片。又，根據

本發明’因為可改正不良的晶片，可大幅地提昇良率，並 可大幅減低製造成本。 【實施方式】 以下’參照附圖說明本發明之半導體製造裝置、半導 體製造方法、及半導體裝置的最佳實施例。 實施例1 圖1係繪示本發明之實施例i的半導體製造裝置中的 電路描繪系統的結構之方塊圖。圖丨所示的半導體裝置中 的電路描繪系統係用以在晶圓測試後於晶圓上印刷形成 期望的電路之描繪圖案的裝置。透過實施例i的半導體製 k哀置製造的半導體裝置係半導體積體電路（以下簡稱為 1C)。 實施例1的半導體製造裝置中的電路描繪系統係被構 成以具有：晶圓測試部1 00，主要測定晶圓狀態中的各IC 晶片之特性值，以決定需要修整的IC晶片之位置資料及 該1C晶片中的修整量（描繪圖案）等的修整資料；描繪圖 2065-7 929-PF 11 1303088 案印刷110，根據在晶圓測試部100中決定的修整資 料，在該晶圓1上印刷期望的電路；及資料庫部120,其 為保存°亥曰曰圓1中的Ic晶片之基本資訊等的記憶部。 在晶_試部100中，進行通常的晶圓測試’檢出有 關晶圓中之各IC晶片的資料。有關IC晶片之資料係如表 不各1c晶片的位置之座標資料、從各1C晶片得到的初期 特性值資料等，這此被拾屮沾 、二被檢出的資料彼此關聯並且被記錄在 晶圓測試部1 0 0巾。7 + s 川中又，在晶圓測試部1〇〇中，讀入被圮 f於資料庫部12Q@心日日片的基本資訊，比較此基本資 Λ及有關1C晶片之被檢出的初期特性值資料等。該比較 結果與各1C晶片的座標資料關聯且被記憶。此時，決定 各IC晶片是否要修整及對需要修整的1C晶片之描緣圖 案此外在s 1C晶片之被檢出的初期特性值資料中， 對於大幅地偏離規格而無法以修整處理調整的IC晶片， 在後面的製造步驟中，在該Ic晶片的表面上刻印二票諸 以可識別為不良品。 在資料庫部120中’成為對象的晶圓中之各IC晶片 的基本資訊等被預先記憶，做為基本資訊等的有對應於被 檢出的初期特性值之用以修整的各種摇纷圖案、用以辨識 晶圓中的1C晶片圖案的基準影像資訊、對應於各描緣圖 案的1C晶片中之㈣位置資訊’這些資訊事先被輸入並 冗憶於資料庫部1 2 0。 在描繪圖案印刷部110中，根據從晶圓測試部100傳 运的修整資料’對需要修整的IC晶片，進行描綠圖案的

2065-7929-PF 1303088 印刷處理。做為從晶圓測試部1 〇〇被傳送至描繪圖案印刷 部110的修整資料的有需要修整的IC晶片之座標資料及 表示該1C晶片中需要的修整量之描繪圖案資料。 描繪圖案印刷部110被構成以具有：印刷頭111，印 刷用以在晶圓上的IC晶片上修整之描繪圖案；晶片座標 辨識部112,取入晶圓上之IC晶片表面的影像；及控制部 113，根據各種資訊控制印刷頭1丨丨，以在該晶圓的Ic晶 片表面上印刷描繪圖案。 晶片座標辨識部112係透過取入晶圓上的I c晶片表 面的衫像’特定各IC晶片的位置。在晶片座標辨識部112 中使用的影像辨識處理係透過使用CCD的影像處理對晶圓 攝影’並分析該攝影圖案以辨識各1C晶片的位置。 控制部113取得從晶圓測試部100被傳送的ic晶片 之各修整資料、從晶片座標辨識部112被傳送的有關該晶 圓的影像資料、及從資料庫部120被傳送的有關該晶圓之 ic晶片圖案資料及配線資料等。控制部113將用以對該晶 圓中的各該1C晶片修整的期望的描繪圖案之資料送給印 刷頭1 1 1，以驅動並控制印刷頭1 1 1。換言之，控制部1 1 3 根據攝影圖案之影像資料在該晶圓中特定印刷的位置，並 對印刷頭111提供印刷資料。印刷頭lu使用噴墨印刷方 式’其透過非接觸的電子印刷可形成指定的描繪圖案。 以下，詳細地說明使用於本發明之半導體製造裝置及 半導體製造方法的描繪圖案印刷部丨i 〇。 圖2係繪示使用實施例1的半導體製造裝置中之描繪 2065-7929-PF 13 1303088 圖案印刷部11 〇的印刷頭i i丨，在晶圓丨上形成描繪圖案 的狀態之圖式。在圖2中，為了容易說明，擴大顯示各部 的形狀，實際上係不同的形狀。在以下的說明中，根據晶 圓測試的結果’使具有需要修整的IC晶片之晶圓部分成 為基礎晶圓。 如圖2所示，在印刷頭u丨上配設實質上朝向同一方

向的3個噴嘴111 a、111 b、111 c。換言之，實施例1中的 3個噴嘴111 a、111B、111C被配設以使其射出方向大概平 仃，各喷嘴111A、111B、me被整體地形成。因此，根 據晶圓測試的結果，印刷頭丨丨丨在需要修整的基礎晶圓i 上進行掃瞄動作時，其被配設以使得最初係第3喷嘴luc 進行掃瞄，接著第2喷嘴沿著該軌跡進行掃瞄，最後第i 噴嘴循著相同的執跡進行掃瞎。印刷頭丨丨丨進行上述的掃 目田動作時，其被構成以從第1喷嘴111A射出導電性溶劑 114，從第2噴嘴ι11Β射出絕緣性溶劑115，然後從第3 喷嘴iiic射出做為界面處理液的前處理液ία。 如圖2所示，如上述構成的印刷頭lu係被配置在基 礎晶圓11，印刷頭m根據來自控制部ιΐ3的控制指： ㈣基礎晶圓1之上’開始從第3嘴嘴me將前處理液 m射出至預定的基礎晶圓i上。做為前處理液116,使 用的是錢輕合劑等之石夕親和性高的界面活性劑，以提昇 基礎晶圓1的表面與從第1喷嘴iiu被射出的導電性溶 劑114造成的導電性配線間的黏著性。如此，在從

嘴me射出做為前處理液116的石夕親和性高的界面活性 2065—7929—PF 14 1303088 鼻 劑之後，馬上從第i喷嘴⑴“沿著該軌跡射出導電性、容 劑114,以將期望的配線圖案確實地插纟會在基礎晶 的 表面。 再者，如圖3所示’在實施例i的印刷頭1U中使 用從第2噴嘴1UB射出的絕緣性溶劑115，可透過絕緣性 膜進行描繪。印刷頭丨丨丨係被配置在基礎晶圓丨上，印， 頭111係根據來自控制部113的控制指令掃瞄基礎晶 之上，期望的絕緣膜造成之圖案被描繪在基礎晶圓丨之 •上。在此描繪動作中，開始時從第3嘴嘴111(：將前處理 液116射出至預定的基礎晶圓1之上。做為矽親和性高的 界面活性劑之前處理液116提昇基礎晶圓丨的表面與從第 2喷嘴111B被射出的絕緣性溶劑115造成的絕緣性膜之黏 著性。如此，在從第3喷嘴111C射出做為前處理液ιΐ6 之矽親和性高的界面活性劑之後，馬上從第2喷嘴"Η 沿著該執跡射出絕緣性溶劑115，而將期望的絕緣圖案描 繪在基礎晶圓1的表面上。 # 纟實施例1的半導體製造裝置中，因為係在吐出前處 理液116後馬上射出導電性溶劑114或絕緣性溶劑115的 結構，可抑制前處理液116的蒸發等造成的基礎晶圓i中 之成膜間的界面特性的變化，而可進行期望的描繪。 此外，實施例1的半導體製造裝置中的印刷頭1丨丨之 描繪尺寸約為6 0 0 dp i ’形成約4 3 μπι以上之期望寬度的 線。根據印刷頭111，可在IC晶片上的護層膜上確實地描 繪期望的圖案。因此，在實施例1的半導體製造裝置中， 2065-7929-PF 15 1303088 * 可在該1C晶片的表面上確實地形成做為期望的描繪圖案 之配線圖案及絕緣圖案，而可進行高精度的修整。 做為從第1喷嘴111A射出的導電性溶劑114，使用的 是導電性聚合物。透過使用此等導電性聚合物，可確實地 形成（印刷）實施例1中之精密的描繪圖案。 在如上被構成的實施例1之半導體製造裝置中，不需 在晶圓之各1C晶片中形成特殊修整用的構造，可大幅地 減低半導體裝置的製造成本，並可提供泛用性高的半導體 •製造裝置。 在一般的喷墨方式的印刷技術中，印刷圖案的膜體與 基礎間的黏著性不充分時，受到基礎表面的凸凹形狀及印 刷圖案的膜厚的增加所造成的應力的影響，導致黏著不良 及剝離等。又，在喷墨方式中因為沒有修正射出時的飛散 等造成的圖案的不一致之步驟，不可能在產生黏著不良及 剝離4時加以修正。因此，在透過一般的噴墨方式形成印 _刷圖案的情況中，基礎的凸凹形狀及成膜材料與基礎間的 一致之差異還是出現而成為印刷圖案的不一致。再者，在 使用一般的喷墨方式的印刷技術中，因為目的僅僅是將成 膜溶劑吐出並塗佈至基礎表面上，故未控制印刷圖案的成 膜形狀。 本發明之實施例1的半導體製造裝置中的電路描繪系 統係被構成以測定晶圓狀態的各1C晶片之特性值，決定 各s亥IC晶片中的修整資料，並根據該修整資料在該I [晶 片表面1上印刷期望的描繪圖案。為了形成此種描繪圖 2065-7929-PF 16 1303088 轟 案，在實施例1的半導體製造裝置中，透過具有特殊的結 構之印刷頭111，將前處理液116沿著被指定的描繪圖案 以具有期望的線的寬度加以描繪，然後馬上將導電性溶劑 114或、、、邑緣性溶劑1丨5沿著透過前處理液116被形成的描 繪圖案的執跡確實地射出至前處理液116的線上。 因此，在實施例1的半導體製造裝置中的電路描繪系 統中，因為前處理液116係在導電性溶劑114或絕緣性溶 劑115造成的描繪圖案形成前被射出至晶圓基礎丨上，晶 圓基礎1的表面中之凸凹形狀覆蓋前處理液116而變成平 一面…果，導電性溶劑114或絕緣性溶劑11 $造成的描 繪圖案之膜體與晶圓基礎丨的黏著性變得非常良好。如 此，因為描繪圖案確實地與晶圓基礎丨的表面黏著，即使 描繪圖案的膜厚增加，也不會導致黏著不良及剝離等，而 成為#賴性高的電路描繪系統。 又，在實施例1的半導體製造裝置中的電路描繪系統 中，平fr地提供3個喷嘴，從各喷嘴沿著相㈤的執跡依序 射出令劑等以成為期望的線。因此，根據在晶圓測試後的 修整資料，可㈣IC晶片進行高精度的修整處理，而可 大幅地提昇晶圓的良率。 如上所述，在實施例丨的半導體製造裝置中的電路描 緣系統中，雖然說明印刷帛lu係具有3個喷嘴inA、 11 IB、111C的結構，對於印刷頭丨丨丨也可將至少第丨喷嘴 U1A與第3喷嘴11Κ—體成形。在如此構成的電路描繪 系統中印刷頭11 1掃瞄基礎晶圓1之上，對應於描繪圖 2065-7929-PF 17 .1303088 裊 :的資訊’將前處理液116從第3噴嘴Ulc射出 =沿著純跡射出導電性㈣以形成導電性配線。 係使时絲合劑等之㈣和性高的界面活性 “’、、、則处理液116，提昇導電性配線3與基礎晶圓上的 '者性H為係在射出前處理液116之後馬上射出導 :丨生洛劑114的結構，可抑制前處理液116的蒸發等造成 的基礎晶圓1與成膜間的界面特性的變化。

同樣地，在實施例！的半導體製造裝£中的電路描汾 系統中，對於被配置在基礎晶圓i上的印刷頭lu也W 至少第2喷嘴111B與第3喷嘴luc 一體成形。在如此構 成的電路描繪系統中’印刷頭j i j掃瞄基礎晶圓^之上， 對應於描繪圖案的資訊，將前處理液116從第3喷嘴1UC 射出，然後馬上沿著該執跡射出絕緣性溶劑i i 5以形成絕 緣性配線4。此時，因為係使用矽烷耦合劑等之矽親和性 间的界面活性劑做為前處理液丨丨6，提昇絕緣性膜4與基 礎晶圓1的黏著性。x，絕緣性溶劑115由於係使用例如 石夕梯狀t合物’可緩和隨著厚膜化之應力的增大，且可防 止裂縫等的麻煩。又，因為係在射出前處理液116之後馬 射出絕緣性溶劑115的結構，可抑制前處理液丨丨6的蒸 發等造成的基礎與成膜間的界面特性的變化。 實施例2 以下，說明本發明之實施例2的半導體製造裝置。實 施例2的半導體製造裝置之不同處係前述實施例丨的半導 體製造裝置中的電路描繪系統的描繪圖案印刷部丨丨〇的結 2065-7929-PF 18 Γ303088 構。特別，描繪圖案印刷部110中的印刷帛iu的結構不 同。因此，實施例2的半導體製造裝置中的印刷頭之符號 係以211加以說明’在其他結構中，具有與實施例i相同 的功能、結構者，附上相同的符號，其說明適用實施例i 的說明。 實施例2的半導體製造裝置巾的電路描繪系統，與前 述實施例1中的電路描緣系統相同，被構成以具有晶圓測 試部1〇〇、描繪圖案印刷部110、及資料庫部12〇。不過， 如圖4所示’描繪圖案印刷部11〇之印刷頭211的結構不 同。 圖4係繪示使用實施例2的半導體製造裝置中之電路 描綠系統，在基礎晶圓i上形成凸形的凸部lp，做為形成 導電性配線3或絕緣性膜4的被描繪圖案形成區域時之描 繪動作力說明圖。W 5係繪示使用實施 裝置中之電路⑽系統，在基礎晶圓丨上形成 做為形成導電性配線3或絕緣性膜4的被描繪圖案形 成區域時之描繪動作的說明圖。 如圖4及圖5所示，在實施例2的半導體製造裝置中 的印刷頭211上提供第〗感測器212，檢出3個喷嘴2iia、 ⑴/、211C外之距晶圓基礎j的表面（印刷面）的距離。第 感劂器212係超音波感測器，檢出從印刷頭211之實質 的喷嘴前端至晶圓基礎的印刷面之距離。此第i感測器 212也可不丨超音波感測11，而是使用f射光的距離檢出 70件。印刷頭211中的3個噴嘴211A、211B、211C，與實 2065-7929 19 1303088 施例1相同，被提供以使其射出方向大概平行，並且 1感測态212結合而被一體化地形成。因此’根據晶圓 =的結果’當印刷頭211在需要修整的基礎晶圓】上進^ 知動作時，其被配設以使得最初係第^感測器2】2 至基礎晶圓1的印刷面之距離，然後第3喷嘴2nc 掃晦’接著第2噴嘴2113沿著其軌跡進行料，最後第^ f嘴211A沿著相同的軌跡進行掃瞒。在印刷頭2ιι進 掃Bw動作時，其被構成以從第j喷嘴⑴A射出導電性^ 劑114,從第2噴嘴2116射出絕緣性溶劑115，然後從= 3喷嘴211C射出前處理液116。 ” 4及圖5所不’如上述被構成的印刷頭2i i被配 疋的基礎日日圓1上，印刷頭2丨〗根據來自控制部（泉 照圖1的控制部113)的控制指令，掃晦基礎晶圓 並將期望的料圖案描繪在基礎晶圓1上。在此描繪動作 中，開始時由第1感測器212檢出至基礎晶圓i的印刷面 之距離’且被控制為預定的距離。然後，根據被指定的描 繪圖案的資訊’印刷頭211係從第3喷嘴2nc射出前處 理：116至預定的基礎晶圓j的被描繪圖案形成區域上， 提昇基礎晶圓1的表面與從第j喷嘴2m射出的導電性 溶劑114造成的導電性配線的黏著性。如此，從第3 2HC射出做為前處料116 ”親和性高的界面活性劑 之後，沿著該軌跡馬上從第1喷嘴2UA射出導電性溶劑

114 ’成為導電性配線3的期望的描緣圖案被確實地描繪 在基礎晶圓1的被描繪圖案形成區域上。 2065-7929-PF 20 Ϊ303088 此外’在圖4及圖5中，雖然係說明有關從第1喷嘴 211A射出導電性溶劑U4，以在基礎晶圓1上形成導電性 '、3的描繪圖案之情況，也可能在射出前處理液116之 後射出絕緣性溶劑11 5以形成絕緣性膜4。即使在此描 、曰動作中，同樣地，開始時由第1感測器212檢出至基礎 、曰圓1的印刷面之距離，且被控制為預定的距離，以將成 為絕緣性膜4的期望的描繪圖案確實地描繪在基礎晶圓1 的被描繪圖案形成區域上。 在本發明之實施例2的半導體製造裝置中的電路描繪

系、、先中，雖然印刷頭211係以將3個喷嘴211A、21 IB、211C 及第1感測器21 2 —體成形的結構加以說明，在需形成描 、、曰圖案的凸部1P或凹部丨H之被描繪圖案形成區域上配置 的^刷頭211之上，至少第i感測器212與第j喷嘴21ia 及第3噴嘴211C可被一體化地構成。在被如此構成的電 路描繪系統中，第i感測器212係具有可使用超音波或雷 射光，測定印刷頭211與基礎晶圓丨的印刷面之距離的功 月匕第1感測器212測定的距離資訊被回饋至控制部（參 照圖1之控制部113)，以固定地保持基礎晶圓i與印刷面 之距離，使得與基礎晶圓丨的形狀無關以進行穩定的射出 控制變得可能。

在實施例2的半導體製造裝置中的電路描繪系統中， 根據描繪圖案的資訊，從第3喷嘴2UC射出前處理液 116,在被描繪圖案形成區域上形成前處理液鍍膜2,然後 在前處理液鍍膜2上射出導電性溶劑丨丨4或絕緣性溶劑 2065-7929-PF 1303088 川’形成期望的導電性配線3或絕緣性膜4。此時，前處 理液⑴因為係使用㈣耗合劑等之錢和性高的界面活 性劑，提昇導電性配線3或絕緣性膜4與基礎晶圓！的點 著性。 又，因為在射出前處理液116後馬上射出導電性溶劑 114或絕緣性溶劑115’可抑制前處理液116的蒸發等造 成的基礎晶圓1之印刷面與成膜之間的界面特性的變化。 在實施例2的半導體製造裝置中的電路描繪系統中， 印刷頭211中係至少帛！感測器212與第2喷嘴2爪及 第3喷嘴211CT被一體化地構成。在如此構成的情況中， 第1感測器212測定印刷頭211與基礎晶圓i的印刷面之 距離，將該距離資訊回饋給控制部（參照圖丨的控制部 113)，以固定地保持與基礎晶圓丨的印刷面之距離。然後， 根據指定的描繪圖案之資訊，前處理液丨丨6從第3噴嘴 211C射出，並形成前處理液鍍膜，在該前處理液鍍膜上射 出絕緣性溶劑11 5，以形成絕緣性配線4。 如上所述，實施例2的半導體製造裝置中的印刷頭 211’除了將3個喷嘴211A、211B、211C與第i感測器212 一體化地形成的結構外，也可為第1喷嘴21丨A與第3喷 嘴211C及第1感測器212的結構，或第2嘴嘴2iib與第 3喷嘴211C及第1感測器212的結構，對應於其使用目'的 而選擇適當的結構。 實施例3 以下，說明本發明之實施例3的半導體製造裝置。實 2065-7929-PF 22 1303088 施例3的半導體製造裝置之不同處係前述實施例】的半導 體製造裝置中的電路描緣系統的描繪圖案印刷部u〇的结 構。特別，描繪圖案印刷部110中的印刷頭lu的結構不 同。因此，實施例3的半導體製造裝置中的印刷頭之符號 係以311加以說明，在其他結構中，具有與實施例j相同 的功能、結構者’附上相同的符號，其說明適用實施例1 的說明。 實施例3的半導體製造裝置中的電路描繪系統，與前 述實施例1中的電路描繪系統相同，被構成以具有晶圓測 試部100、描繪圖案印刷部110、及資料庫部12〇。不過， 如圖6所示，描緣圖案印刷部11〇之印刷頭311的結構不 同。 圖6係繪示使用實施例3的半導體製造裝置中之電路 描繪系統，在基礎晶圓i上形成凸形的凸部lp，做為形成 =電性配線3或絕緣性膜4的被描繪圖案形成區域時之描 了動作的說明圖。圖7係繪示使用實施例3的半導體製造 ^置中之電路描繪系統，在基礎晶圓1上形成凹形的凹部 、為开成導電性配線3或絕緣性膜4的被描纟會圖案形 成區域時之描繪動作的說明圖。 如圖6及圖7所示，在實施例3的半導體製造裝置中 的印刷頭q M U rr入 11上’除了檢出3個噴嘴311A、311B、311C 外:b曰圓1的表面（印刷面）的距離的第1感測器312 _提1、第2感測器313。第2感測器313係超音波感測 I7刷頭311之實質的喷嘴前端至被射出的溶劑

2065-7929〜pF 23 Ϊ303088 表面之距離。換言之，檢出至實質的導電性配線3或絕緣 性膜4的表面之距離。此第2感測器313也可不是超音波 感、器而疋使用雷射光的距離檢出元件。印刷頭311中 的3個噴嘴311A、311b、3uc，與實施例1相同被提供 以使其射出方向大概平行，並且與第1感測器312及第2 感:器313結合而被一體化地形成。因此，根據晶圓測試 的結果’當印刷頭311在需要修整的基礎晶圓i上進行掃 瞄動作時，其被配設以使得最初係帛！感測器312檢出至 基礎晶圓1的印刷面之距離，沿著該軌跡，第3喷嘴3uc、 第2噴嘴311B、第1喷嘴31u依序進行掃晦。最後，第 2感測器313被配設以計測至成膜表面的距離。在印刷頭 3U的掃瞒動作中’從第1喷嘴311A射出導電性溶劑114, 從第2噴嘴311B射出絕緣性溶劑ιΐ5，然後從第3 311C射出前處理液η 6。 =6及圖7所示，如上述被構成的印刷頭3ιι被配 曰疋的基礎晶圓1上，印刷頭311根據來自控 照圖1的控制部⑽的控制指令，㈣ :將期望的描繪圖案描緣在基礎晶圓1上。在此描緣動作 中，開始時由第1感測器312計測至A雄曰n ^ . τ州主基礎晶囡1的印刷面 「刷項311被控制為預定的位置。然後，從 3噴嘴311C射出前處理液116 圖案形成區域上，提昇A礎曰圓】|礎曰曰0 1的被描綠 仙射_電表面與㈣1嘴嘴 性。Μ 〃劑 造成的導電性配線3的勒著 ，從第3嘴嘴311C射出做為前處理液116的石夕 2065-7929-PF 24 1303088 親和性南的界面活性劑之後，沿著該軌跡馬上從第工喷嘴 311A射出導電性溶劑114，成為導電性配線3之期望的描 緣圖案被確實地描繪在基礎晶圓！的被描繪圖案形成區: 上。 再者，在實施例3的電路描繪系統中，透過第2感測 器313計測從印刷頭311的前端至導電性配線3的實質的 ^面之距離（B)，並將該計測資訊傳送至控制部。在控制 部中，透過被計測的距離（A)及距離（B)的差，檢知導電性 配線3的膜厚，並控制以成為期望的膜厚。在此控制中係 控制從第1喷嘴311A的導電性溶劑114之射出量。 此外，在圖6及圖7中，雖然係說明有關從第丨喷嘴 311A射出導電性溶劑114，以在基礎晶圓i上形成導電性 配線3的描繪圖案之情況，也可能在射出前處理液ιΐ6之 後，射出絕緣性溶劑115以形成絕緣性膜4。即使在此描 繪動作中，同樣地，開始時由第i感測器312檢出至基礎 晶圓1的印刷面之距離，且印刷頭311被控制為預定的距 離，同時透過第2感測器313計測從印刷頭311的前端至 導電性配線3的實質的表面之距離，絕緣性鍍膜4以 期望的描繪圖案被確實地描繪在基礎晶圓丨的被描繪圖案 形成區域上。 如上所述’在本發明之實施例3的半導體製造裝置中 的電路描繪系統中’對於在基礎晶圓1中做為被描繪圖案 形成區域的凸部1P或凹部1H進行掃瞄動作的印刷頭311

係將至少第1噴嘴311A、第2噴嘴311B、第3喷嘴311C 2065-7929-PF 25 1303088 等3個嘴嘴與第】感測器312及第2感測器3i3 一體化地 構成第1感測器312係具有使用超音波及雷射光等，計 、、lJ I7刷頭311與基礎晶圓丨的被描繪圖案形成區域間之距 離的功能。被測定的距離資訊（4)被回饋至控制部，且被 :制以固定地保持印刷頭311與基礎晶圓ι的距離，藉以 與基礎晶圓！中之被描緣圖案形成區域的形狀無關而可進 行穩定的射出控制。 實轭例3的半導體製造裝置t的電路描繪系統被構成 以根據描繪圖案的資訊，將前處理液116從第3噴嘴 出至被描繪圖案形成區域後，射出導電性溶劑i 14或絕 緣性溶劑115,而在指定的基礎晶圓！上形成期望的導電 性配線3或絕緣性膜4。此時’前處理液116因為係使用 夕烷耦σ劑等之矽親和性高的界面活性劑，提昇導電性配 線3或絕緣性膜4與基礎晶圓丨的黏著性。 又’在實施例3中之電路描綠系、统中，目為係被構成 以在射出前處理液U6之後馬上將導電性溶劑U4或絕緣 性溶劑115射出至其上，可抑制前處理液的蒸發等造成的 基礎晶圓1與成膜間的界面特性的變化。 再者’在實施例3的半導體製造裝置中的電路描繪系 統中’因為第2感測器313係透過照射超音波或雷射光 等，敎印㈣311與導電性配線3的表面或絕緣性膜4 的表面之間的距離，透過結合由第i感測器312計測的資 訊而回饋，可確實地監視成膜膜厚。 實施例4 2065-7929-PF 26 1303088 以下’說明本發明之實施例4的半導體製造裝置。實 &例4係前述實施例1至3的半導體製造裝置的電路描繪 系統中使用的導電性溶劑的具體例。在以下的說明中，雖 然使用前述圖2所示的實施例1之半導體製造裝置的結構 加以5兒明’在實施例4中使用的導電性溶劑可適用於前述 任一實施例。

以下’說明本發明之實施例4的半導體製造裝置之電 路“綠系統中使用的導電性溶劑。 做為在實施例4的半導體製造裝置中使用的導電性溶 劑114 ’使用的是導電黏性清漆。圖8係繪示導電黏性清 漆的組成例之分子構造圖。本組成例係將做為導電性材料 的奴奈米管7均勻地分散至做為成膜基材的矽梯狀聚合物 5中。透過使用圖8所示之導電黏性清漆做為此種導電性 /合劑114，確保平坦性及低應力，且透過矽烷耦合劑6強 化界面結合，而可對應於厚膜的成膜。 在實施例4中使用的碳奈米管7最好是預先被高純度 地精製，換言之，在透過化學氣相沉積法（CVD法）形成後， 最好加上在大氣中於5〇〇〜600〇C左右的溫度進行退火，並 且在浸泡於濃硫酸與濃石肖酸的混合液之後，透過離 八 離機除去非晶碳等不純物。 刀 矽梯狀聚合物5的一般結構式，如圖8所示’且有以 〇為主鏈，並可在側鏈上設定各種官能基的特徵。例 :官IT St芳基、氫原子、脂族芳基或具有不飽和鍵 的“基’可為同種或異種⑺^及^為芳基、

2065-7 929-PF 27 1303088 、二燒基石夕（trialkyl 可為同種或異種。又， silyl)或具有不 重量平均分子量 氫原子、脂族芳基 飽和鍵的官能基， 為1 0 0 0以上。 碎燒輕合劑β由 ，主鏈6Α具有矽氧烷鍵，透過在一 =故tr做為對碳奈米管具有親和性的基之氨基， 部分且與碳奈米管鍵結，另-側鏈6C上 Γ=、基:二聚:物5之親和功能的官…

土 土 δ曰基等、或由此官能基構成的聚合物。 透過混切㈣合劑6與精製的碳奈㈣7，兩 吸收作用起作用，心4, 抑制碳奈米管的結塊。又，由於石夕梯 聚合物5與矽焓鉍人w ρ 币狀 a蜊6間的親和性高，被均勻分散於 烷耦合劑6中的磁太伞其7 ^ 、

聚合物5中。二=:會再結塊’並擴散至W 夕梯狀聚合物5的黏性被調整以成為 根據印刷頭111(參照圖2)的各噴嘴1UA、111B、me的 内裎射出壓等的組合決定的最佳黏性。在實施例4的半 導體製造裝置中做為導電性溶劑114使用的導電黏性清 漆透過與有機溶劑混合進行調整，可仍保持碳奈米管7 的均勻分散型態而被最佳化。 ^在實施例4的半導體製造裝置中，在導電性溶劑114 係使用導電黏性清漆做為黏性溶劑時，使用成膜材料，其 係在溶解於有機溶劑的矽梯狀聚合物溶液中，加入並分散 導電f生材料，例如碳黑、碳奈米管、或銀、銅、鎳、把等 的金屬或是由這些金屬的氧化物中選取的填充物等，且在 必要時加入並分散做為導電性材料的表面處理劑之矽烷 2065-7929-PF 28 ϊ3〇3〇88 輛合劑。 其次，使用上述導電黏性清漆做為導電性溶劑丨丨4， 說明實施例4的半導體製造裝置中的電路描繪系統之配線 描繪動作。 圖9係繪示實施例4的半導體製造裝置中之電路描繪 系統的配線描繪動作之流程圖。顯示此描繪動作的流程圖 係綠示對應於指定的描繪圖案射出導電性溶劑丨丨4，以形 成導電性配線的步驟。 在實施例4的半導體製造裝置中，在圖與圖11中 纷示形成導電性配線的被描繪圖案形成區域。圖1 〇係繪 示被形成在基礎晶圓1之被描繪圖案形成區域上的溝部8 之截面圖’圖11係繪示在被形成於基礎晶圓1之被描繪 圖案形成區域上的凸部1P上形成的溝部8之截面圖。如 圖10或圖11所示，在實施例4的半導體製造裝置中被製 造的半導體裝置中，在被描繪圖案形成區域上形成具有預 疋冰度的溝部8。 對於檢查對象之晶圓實施晶圓測試（步驟A)後，決定 需要修整的IC晶片（步驟B)。其次，將該IC晶片裝在實 施例4的半導體製造裝置中的電路描繪系統上，根據描矣會 圖案的資訊’將以石夕梯狀聚合物5做為成膜基材的導電黏 性清漆射出至對應的溝部8以做為導電性溶劑114 (步驟 C)。在射出之後馬上除去氣體以移除在被射出的溶劑中於 溝部8的側壁部分等之上其次產生的氣泡等（步驟D)。 然後，透過低溫退火，例如在l〇〇°C下曝露於空氣 2065-7929-PF 29 1303088 15分鐘，以蒸發有機溶劑（步驟e)。接著，透過 CMP(Chemica卜Meehanical Polishing :化學機械研磨）， 將導電性配線3的表面平坦化（步驟f )。 最後’透過高溫退火，例如在300 °C下60分鐘内， 配置於氮氣環境中，加以硬化（步驟G)。 在如上述被形成的描繪圖案中，因為在做為成膜基材 的矽梯狀聚合物5上幾乎不會發生收縮應力，即使在形成 填充於溝部8内的厚膜之情況中，不會發生裂縫，而可形 _成信賴性高的導電性配線3。 在實施例4之半導體製造裝置中的電路描繪系統中， 雖然即使在上述描繪圖案中於溝部8内以厚膜形成導電性 配線3時防止裂縫的發生，考慮被添加於導電性溶劑j i 4 的導電性材料之膨脹率，被形成於基礎晶圓丨上的溝部8 之侧壁傾斜以使開口朝向上部變寬。 如圖10所示，溝部8的兩侧之侧壁面8A傾斜以向上 變寬。有關此侧壁面8A的傾斜角度，發明人確認最好係 •在5度以上1〇度以下的範圍内。因為在傾斜角度未滿巧 度時，做為被添加於導電性溶劑丨14的導電性材料之膨脹 造成的緩和區域並不足夠，且做為被形成於基礎晶圓i的 溝部8造成的描繪圖案最好盡量精細，故傾斜角度最好是 足夠做為緩和區域的1 〇度以下。 如圖1 0所示，對於具有傾斜的侧壁面8 A之溝部8， 透過實施射出填充導電性溶劑114(步驟c)、除去氣體（步 驟D)、低溫退火（步驟e)、研磨以平坦化（步驟F)、然後 2065-7929-PF 30 1303088 高溫退火（步驟G)，形成期望的描繪圖案。如1〇所示的溝 部8之侧壁面8A因為預先具有5度以上的傾斜角，不會 在描繪圖案上產生裂縫等損傷。 在導電性溶劑114中，矽梯狀聚合物本身因為幾乎不 發生高溫退火造成的收縮應力，不必憂慮在溝部8内發生 裂縫，但仍必須考慮為了賦與導電性而添加的導電性材料 之膨脹率。因&，在圖1〇所示的溝部8上形成傾斜的側 壁面8A ’確保導電性材料的膨脹造成的應力之緩和空間。 此外，在圖10所示的溝部8中，雖然提供側壁面8八 的傾斜角以構成導電性材料之膨脹造成的應力之緩和空 間，若在製造步驟中可能，也可為僅使靠近溝部8的側壁 面8A中之表面側的區域成為傾斜面的結構，及使侧壁面 彎曲的弓形之結構。 在半導體裝置中，在描繪圖案的導電性配線3上流通 尚電壓的大電流時，需要對該描繪圖案附近的元件及其他 配線部分提高絕緣性能，並確保絕緣距離。因此，在實施 例4之半導體製造裝置中的電路描繪系統中，使用在基礎 晶圓1的表面上形成峰狀的凸部1P，以使該凸部1P的頂 部區域1B成為描繪圖案的結構。 圖11係繪示被形成在基礎晶圓1上的凸部1 p之截面 圖。如圖11所示’在做為凸部1P的前端面之頂部區域工B 上形成溝部8。此溝部8的兩側之侧壁面8 a傾斜以使得開 口朝向上方變寬。有關此側壁面8A的傾斜角度，與圖1 〇 所示的溝部8相同’最好是在5度以上1 〇度以下的範圍 2065-7929-PF 31 1303088 内。如上所述，透過在被形成於基礎晶圓丨的凸部1P2 頂部區域1B上形成溝部8以做為描繪圖案，可對描繪圖 案附近的元件及其他配線部分確實地確保絕緣距離。又， 透過以此種凸部1P的頂部區域1B做為描繪圖案，其可成 為不增大1C晶片面積而滿足期望的規格之結構。 如圖11所示，在被形成於基礎晶圓1上的凸部lp之 頂部區域1B上形成溝部8，此溝部8的側壁面8A被形成 以具有預定的傾斜角。在圖11所示的結構中，對於被形 成在凸部1P的溝部8，透過實施射出填充導電性溶劑 114(步驟C)、除去氣體（步驟D)、低溫退火（步驟e)、研 磨以平坦化（步驟F)、然後高溫退火（步驟G)，在凸部lp 的頂部區域1B上形成期望的描繪圖案。因此，如圖丨丨所 不，透過在做為基礎晶圓1上的被描繪圖案形成區域之凸 部1P上形成描繪圖案，可確保描繪圖案與附近的元件及 配線部分等的絕緣距離。因此，上述的結構在導電性配線 的通電條件要求高電壓、大電流時特別有效。 此外，被形成於基礎晶圓1上的凸部lp，雖然也可與 基礎晶圓1 -體地形成，凸冑1P也可以是在基礎晶圓^ 上個別地形成的結構。 在實施例4之半導體製造裝置中的電路描繪系統中， 為了高精度地形成導電性配線3及絕緣性臈4，對於做為 成膜區域的溝部8的寬度或凸部lp中的頂部區域ib的寬 度’最好將從喷嘴被射出的導電性溶劑114及絕緣性溶劑 115的射出區域的直徑設定為其30%以下。透過設定此種 2065-7929-pp 1303088 t 黏性溶劑的射出區域，可在溝部8或凸部ip的預定區域 上形成高精度的導電性配線3及絕緣性膜4。 上述的數值係發明人根據在黏性溶劑射出時，對溶劑 的黏性及射出壓的設定進行各種變更以進行實驗，並將射 出後的溶劑之範圍及分散列入考慮的結果。在膜厚為約數 μιη〜ΙΟμιη的範圍中，在描繪圖案的線的最小寬度為3〇μ[η 以上時’特別需要加以考慮。不過，導電性配線3及絕緣 性膜4為薄膜及微細寬度的條件，例如，在膜厚約2μιη以 籲下，且最小寬度為5 μπι以下的情況中，可透過將導電性溶 劑114及絕緣性溶劑11 5的射出區域的直徑限制為成膜區 域的寬度的30%〜50%加以滿足。 實施例5 以下，說明本發明之實施例5的半導體製造裝置。實 施例5的半導體製造裝置係使用前述實施例1至3的半導 體製造裝置的電路描繪系統製造半導體裝置的具體例。在 以下的說明中，雖然使用前述圖2所示的實施例1之半導 春體製造裝置的結構加以說明，也可使用實施例2及實施例 3的半導體製造裝置製造。又，在前述實施例4中使用的 導電性溶劑及絕緣性溶劑可適用於本發明之任一實施例。 實施例5的半導體製造裝置係使用實施例1的半導體 製造裝置中之電路描繪系統的描繪圖案印刷部11 〇，對晶 圓測試後的半導體裝置進行修整。 簡單地說明在實施例5的電路描繪系統中使用的電阻 值修整。圖12係繪示根據具有梯狀電阻網路（Ladder-type 2065-7929-PF 33 1303088

Resistor Network)之R-2R電路方式的電阻值修整的原理 的電路圖。在圖12中’在顯示於（a)的半導體裝置之d-A 轉換器中，相當於開關的修整區域S1〜S 5全部係開啟狀 態，輸出電壓Vout變成參考電壓Vref的31/32。另一方 面’圖12(b)所示的半導體裝置係與（a)相同的d-A轉換 器’相當於開關的修整區域S1〜S 5中的第2修整配線s 2 與第4修整配線S4變成關閉狀態，其他修整配線S1、S3、 S5為開啟狀態。結果’輸出電壓v〇ut變成參考電壓 的21/32。如圖12所示，為了使輸出電壓v〇ut成為期望 的值，透過開關控制（接續/切斷控制）相當於開關的修整 區域S1〜S5中的期望的修整配線，調整做為電路常數的電 阻值，可加以修整。 圖13至圖15係繪示在實施例5之電路描繪系統中， 進行用以修整晶圓測試後之晶圓狀的IC晶片之配線描繪 的地方之圖式，及繪示印刷頭1U將前處理液116與導電 性溶劑114射出至修整用墊電極9中被指定的2個墊電極 9A、93之間以形成導電性配線3的地方之圖式。圖14係 繪示圖13中之A-A’線的截面圖，其繪示印刷頭i丨丨的射 出狀態。圖1 5係繪示導電性配線3被形成於墊電極9 a、 9B間的狀態之截面圖。 在圖14及圖15中，在基礎晶圓丨的上表面上形成修 整用的墊電極9A、9B，接著形成護層㉟10以露出該墊電 極9A、9B的上表面。對於如此被形成的晶圓測試後之基 礎晶圓1，使用前述實施例丨的半導體製造裝置中之電路 2065-7929-PF 34 1303088 描繪系統的描緣圖案印刷部11〇進行修整處理。 從描繪圖案印刷部丨丨〇 ^ 的印刷頭111對基礎晶圓1之 修整用的墊電極9A、9B細山二老 射出刖處理液116及導電性溶劑 1 1 4 ’在塾電極9A盘P弓：n：/ JU、Μ 1 /、間形成變為期望的描繪圖案之導 電性配線3。結果，執雷枚η Λ π Λ ^ 電極9Α及9Β間變成電氣地接續的 狀態（開啟狀態），以進行指定的修整處理。

上述描繪圖案的配線騎動作係根據顯示晶圓測試 結果的修整資料，進行上述修整處理，而成為具有在期望 的範圍内之特性值的半導體裝置。在此配線描繪動作中， 在根據修整資料被指定的電極墊之間射出導電性溶劑工Μ 以形成配線，此時的印刷狀態係6〇〇dpi (點/英吋），且可 得到約43μπι以上的解析度。因此，在化晶片上的護層膜 上也可描繪配線。 因此，透過使用實施例5的電路描繪系統，在晶圓狀 的1C晶片之構造中，即使形成特殊的修整用構造，也可 形成便宜且泛用性高的描繪圖案。再者，透過使用實施例 5的電路描繪系統，可進行信賴性高的修整。 實施例6 以下’說明本發明之實施例6的半導體裝置。實施例 6的半導體裝置係透過前述實施例1至3的半導體製造裝 置製造的半導體裝置，其係使用電路描繪系統的描繪圖案 印刷部11 0，根據晶圓測試後的修整資料被修整處理的半 導體裝置。 圖1 6係繪示成為半導體裝置的修整處理的對象之j 2065-7929-PF 35 1303088 組墊電極9、9的半導體裝置之平面圖，其繪示修整處理 前的狀態。圖17(a)係根據圖16之B-B，線的截面圖，圖 1 7 ( b )係根據圖1 6之C - C ’線的截面圖。圖18 ( a )係對於 圖1 6所示之半導體裝置修整處理後的狀態中，根據圖j 6 之B-B’線的截面圖。圖18(b)係根據將圖16所示之半導 體裝置修整處理後的狀態中之C-C’線的截面圖。 如圖16及圖17所示，實施例6的半導體裝置係在半 導體基板12上形成層間氧化膜11，並在其上提供修整用 鋁電極（墊電極）9。在實施例6的半導體裝置的表面中， 除了在修整處理時被配線的1組墊電極9、9及在其間露 出的層間氧化膜11以外’透過護層膜1 〇加以覆蓋，而使 1組墊電極9、9與其間變成凹部區域1 3。 對於如上述被構成的半導體裝置，使用從前述實施例 1起的3個半導體製造裝置的電路描繪系統，進行修整處 理。如圖18(a)、（b)所示，根據修整資料，在j組墊電極 9、9及其間的凹部區域上射出導電性溶劑，在i組墊電極 9、9間形成導電性配線3，而結束修整處理。 在半導體裝置的製造中，在修整處理時因為係從印刷 頭將前處理液及導電性溶劑等射出至IC晶片的表面上， 在這些溶劑揮發並固體化的期間，溶劑發生滲漏（液漏）， 而有在1C晶片的表面上的配線部分中發生斷線的危險 性。為了防止此等問題，在實施例6的半導體裝置中，如 圖16所示透過殘留成為描繪圖案之需要修整處理的區 域，將護層膜ίο圖案化，以形成凹部區域13，而可在該 2065-7929-PF 36 1303088 凹部區域13上射出需要的溶劑，以確實地進行用以修整 處理的配線描繪。 又，如圖19所示，也可使將護層膜1 〇圖案化的凹部 區域係從修整用鋁電極（墊電極）9至具有預定距離的外側 區域。圖20(a)係根據圖19之半導體裝置中之B — B，線的 截面圖，圖20(b)係根據對圖19之半導體裝置修整處理後 的狀態中之B-B’線的截面圖。如圖20(b)所示，因為形 成用以修整處理的凹部區域13以包圍墊電極9，可更確實 鲁地進行修整處理。 實施例7 以下，說明本發明之實施例7的半導體裝置。實施例 7的半導體裝置係透過前述實施例丨至3的半導體製造裝 置製造的半導體裝置，其係使用電路描繪系統的描繪圖案 P刷α卩1 1 〇，根據晶圓測試後的修整資料被修整處理的半 導體裝置。 為了提昇修整處理造成的各半導體裝置中的特性值 之調整精度，可增加用以修整處理的描繪圖案之種類。不 過，在早純地排列以形成複數個描繪圖案時，如在前述實 施例6中的5兒明，溶劑發生滲漏（液漏），很可能流入並干 ν方邊的描緣圖案。在修整處理中，進—步發生不良品是 絶對需要避免的事項。$ 了防止此種不良品的發生，提供 各種方法，其對用以修整處理的描繪圖案取足夠寬的間 隔，且考慮液漏而使邊緣變寬。不過，在此種方法中，增 片上的描、會圖案的配設面積，並導致無效面積增

2065-7929-PF 37 1303088 加造成的ic晶片面積的損失（成本增加）。為了防止此點， 在凹部區域13的外側進一步形成液漏防止溝14，以包圍 圖21所不的護層膜10造成的凹部區域（描繪圖案形成區 域）13 〇 圖21係實加例7的半導體裝置的平面圖。圖22(a) 係根據圖21中之E-E，線的截面圖，圖22(b)係繪示對於 成為圖21的半導體裝置中之期望的描繪圖案的墊電極 9、9射出溶劑的狀態，根據在圖21中的半導體裝置上射 攀出溶劑時之E-E’、線的截面圖。 如圖22所示，即使在射出的溶劑超過凹部區域（描繪 圖案形成區域）1 3時，在液漏防止溝丨4中確實地加以阻 止’而防止干涉鄰近的描繪圖案。 此外’在圖21所示的半導體裝置中，雖然係例示形 成單一液漏防止溝14以包圍凹部區域1 3，多重地形成此 種液漏防止溝也有效。透過如此被形成的液漏防止溝，防 鲁止不需要的區域之溶劑造成的滲漏（液漏），而盡可能地縮 小形成用以修整處理的描繪圖案面積。 實施例8 以下，說明本發明之實施例8的半導體裝置。實施例 8的半導體裝置，與實施例7的半導體裝置相同，係透過 前述實施例1至3的半導體製造裝置製造的半導體裝置， 且係使用電路描繪系統的描繪圖案印刷部11 〇，根據晶圓 測試後之修整資料而被修整處理的半導體裝置。 在實施例8的半導體裝置中，為了防止液漏，與實施 2065-7929-PF 38 1303088 0 例7的半導體裝置中的液漏防止溝不同，形成液漏 出物15。 圖23係實_ 8的半導體裝置的平面圖。圖24^ 係根據圖23中之Μ，線的截面圖，圖24⑻係繪示對墊 電極9、9射出溶劑以成為圖23的半導體裝置中之期望的 描繪圖案的狀態，根據在圖23中的半導體裝置上射出溶 劑時之F-F，線的截面圖。 、士囷2 3所示，液漏防止突出物15被形成以包圍凹部 區域（描繪圖案形成區域）丨3，且係配設鋁配線並將在其上 的蒦層膜10圖案化而被形成。因此，在實施例8的半導 體凌置中，在凹部區域13的四周形成護層膜1〇，再者， 在該護層膜10中，形成成為圍繞凹部區域13的外環突出 物之液漏防止突出物15。因此，如圖24(a)&(b)所示， 在凹部區域13的四周形成凹凸形狀，完全防止來自做為 描繪圖案形成區域的凹部區域1 3之液漏。 實施例9 _ 以下’說明本發明之實施例9的半導體裝置。實施例 9的半導體裝置，與實施例7及8的半導體裝置相同，係 透過前述實施例1至3的半導體製造裝置製造的半導體裝 置’其揭示防止與實施例7及8的半導體裝置不同的配線 描繚動作中之液漏的機構。 圖25係實施例9的半導體裝置的平面圖。圖26係繪 示對實施例9的半導體裝置中之描繪圖案修整處理前的狀 態之截面圖，圖27係繪示修整處理後的狀態之截面圖。 2065-7929-PF 39 1303088 圖26(a)係根據圖25中之G-G 線的截面圖，圖26(b)係 根據H-H’線的截面圖。圖27(a)係根據圖25的半導體裝 置中修整後之G-G’線的截面圖，圖27(b)係根據圖25的 半導體裝置中修整後之H-H’線的截面圖。 如圖25至圖27所示，在透過護層膜10形成的凹部 區域13中之層間絕緣膜11上形成溝槽16。此溝槽16係 挖掘層間絕緣膜11而被形成，以連接在修整處理中需被 接續的1組墊電極9、9被形成的位置。此溝槽丨6係在半 導體裝置的製造步驟中透過接觸蝕刻步驟等使層間絕緣 膜11内陷而形成，且較大地形成層間絕緣膜丨丨表面的凹 凸’以在後續步驟的墊電極9、9上形成階梯。透過如此 形成，在修整處理中，防止被射出的導電性溶劑丨丨4之液 漏’同時可在預定區域上形成期望的導電性配線3。 實施例10 以下，說明本發明之實施例丨〇的半導體裝置。實施 例1 〇的半導體裝置係透過前述實施例1至3的半導體製 造裝置製造的半導體裝置，且係使用電路描繪系統的描繪 圖案印刷部110，根據對應於晶圓測試後的測試結果之修 f資料，被修整處理的半導體裝置。實施例1〇的半導體 袋置係IGBT (絕緣閘雙極性電晶體）。 圖28係做為實施例1〇的半導體裝置之ι(；βτ的晶片 之平面圖。如圖28所示，IGBT晶片係被構成以具有閘極 7射極電極塾18、及閘極電極繞送用的銘配線 IGBT曰曰片中，付號22係高耐電壓分離區域。圖 2065-7 92 9-PF 40 1303088 Μ 29係圖28所示的IGBT晶片之等效電路。做為實施例l〇 的半導體裝置之IGBT晶片，當微觀地觀看時，如圖29的 等效電路所示，其係複數個微小的IGBT單元的集合體。 實施例10的IGBT晶片係被構成以包含6個！ GBT單元 20A 、 20B 、 20C 、 20D 、 20E 、 20F ° 一般而言，對於晶片面積大的IGBT，其由於閘極氧化 膜的缺陷而為容易發生閘極-射極間的短路造成的製造缺 陷之構造。此種閘極缺陷雖然係發生在IGBT晶片中的少 _數IGBT單元中’即使在僅有一個地方發生缺陷時，I gbt 晶片也會整個變成不良品而被廢棄。因此，透過僅切斷發 生閘極缺的IG B T早元的閘極配線，使閘極—射極間短 路，亦即透過對該IGBT單元進行修整處理，可使該IGBT 晶片整個變成良品。 因此，在做為實施例1 〇的半導體裝置之iGBT晶片 中，在各 IGBT 單元 20A、20B、20C、20D、20E、20F 上提 供修整用的墊電極21A、21B、21C、21D、21E、21F，以在 曰曰圓測试之檢查各IGBT單元結束後可進行修整處理。在 IGBT單元檢查中，在各IGBT單元的墊電極21a、21b、21(：、 21D、21E、21F上以測量探針接觸，以檢查閘極的良/不良 狀態。 在圖28所示的IGBT晶片中，在檢查中檢知1個IGBT 單元20E發生閘極不良，而顯示被修整處理的狀態。又， 圖29係繪示圖28所示的iGBT晶片之等效電路，IGBT單 元20E的閘極-射極間短路。在IGBT晶片中，對於良品的 2065-7929-PF 41 1303088 IGBT 單元，其墊電極 21A、21B、21C、21D、21E、21F 經 由閘極電極繞送用的鋁配線丨9及閘極墊電極1 7而被接續 至閘極電極。在此鋁配線19中對應於各墊電極21A、21B、 21C、21D、21E、21F的位置上形成修整墊23A、23B、23C、 23D、23E、23F。因此，在修整處理中，墊電極21A、21B、 21C、21D、21E、21F被接續至對應的鋁配線19之修整墊 23A、23B、23C、23D、23E、23F。另一方面，對於被檢知 閘極不良的不良品之IGBT單元20E，進行將其墊電極21E _接縯至射極電極墊18的修整處理。此射極電極墊丄8對於 所有的IGBT單元係共通的。 透明上述之修整處理，僅有不良品之iGBT單元變成 不使用的狀態，而該IGBT晶片則整體變成良品的狀態。 圖3 0係繪示做為本發明之實施例丨〇的半導體裝置之 IGBT的效果之圖式。在圖30所示的圖式中，虛線表示傳 統的半導體裝置中之晶片面積與良品率的關係，實線表示 做為實施例10的半導體裝置之IGBT中之晶片面積與良品 率的關係。 如上所述，IGBT的良品率隨著晶片面積的增加而變 低。實施例10的IGBT因為需要形成墊電極與修整墊，而 在晶片表面中存在無效區域。因此，表面的良品率實質上 降低。例如，在1個晶圓中可製造的晶片數目為州個， 當無效區域增加而下降至450個時，表面的良品率變成 90% 〇 不過，在本發明之實施例1〇的半導體裝置中，因為 2065-7929-PF 42 1303088 (7使為不良的IGBT晶片也可 盖相#ί*认日u 正為良"口，而可大幅地改 。相對於日日片面積之良品率的 白、，叼下降。但疋，在因為閘極不 =卜的原因而丽單元成為不良的情況，與在⑽咖 :片中有複數個腿單元不良的情況中，該等順為益 法改正的情況。因此’如圖3"的實線所示，在本發； 之實施例1G的半導體裝置中，所有的不良㈣不需被改 正’線變得有點下降。不過’與虛線所示的傳統半導體裝

相比在曰曰片面積大至某程度的情況中顯示顯著的效 果。 如圖30所示，在晶片面積小時，傳統的半導體裝置 的良品率較高，U因為Μ含如前所述之表面的良品 率’在實際的良品率中則幾乎相同。不過，當晶片面積大 至某程度時，本發明之實施例1〇的半導體裝置的效果明 顯變大。 實施例11 以下，說明本發明之實施例11的半導體裝置。實施 例11的半導體裝置係透過前述實施例丨至3的半導體製 造裝置製造的半導體裝置，且係使用電路描繪系統的描繪 圖案印刷部110 ’透過印刷動作形成靜電屏蔽的半導體裝 置。實施例11的半導體裝置係非揮發性記憶體之 EPROM(Erasable Programmable Read Only Memory)。 圖31係繪示一般的非揮發性記憶體之EPROM的截面 圖。在圖31中，N通道EPROM係被構成以具有p型半導體 基板24、形成EPROM的源極/沒極的N型擴散區域25、閘 2065-7929-PF 43 1303088 m 極氧化膜26、漂浮閘極27、控制閘極28、層間氧化膜29、 護層膜30、場氧化膜31。在此EpR〇M中，漂浮閘極π與 控制閘極28係自動對準的構造。 一般的RPR0M在晶圓測試中，進行用以確認其動作的 寫入/抹除動作。在此晶圓測試中，為了抹除資料，必須 透過照射紫外線等的光，以激發漂浮閘極27内的電子/。、 因此，在傳統的RPR0M中，對層間氧化膜29及護層膜30 要求高的光穿透性。使用做為層間氧化膜29的矽氧化膜， 因為實質上具有高的光穿透性，故沒有問題。又，被使用 做為保護膜之護層膜30的氮化矽膜（SiN)，透過在特殊條 件下成膜，形成為具有光穿透性的膜體。此時的氮化矽膜 的物性係含有許多N_H鍵，故折射率不得不設為i 95 下。 在如上述被構成的傳統的EPR〇M中，在與高耐電壓元 件形成於同一晶片上時，發生如後述之問題。圖Μ係繪 示傳統的EPROM與高耐電壓元件被形成在同_晶片上’，並 透過製模樹脂3 2加以封裝的狀態之截面圖。 、’ 在如圖32被構成的傳統的EPR0M與高耐電壓元件被 形成在同一晶片上時，因為來自高耐電壓元件的電力線到 達低電位區域的EPROM，在做為此EPROM的封裝材料之製 模樹脂32中產生極化。透過此極化，在製模樹脂犯中的 EPROM側上誘發正電荷。結果，製模樹脂犯做為閘極且變 成給與正電位的狀態。此時，EPR〇M的源極_汲極間之場氧 化膜31下方的P型半導體基板24在製模樹脂32的正電 2065-7 929-PF 44 1303088 ♦ 荷的衫響下反轉，而構成N型的M〇s …所示，產生在源極一生漏電流為二起果資 料訛誤的問題。 、 在如上述被構成的傳統的EPROM中，做為製模樹脂中 之極化（模極化）造成的問題的對策，在部分的護層膜3〇 上使用半絕緣性氮化矽膜33。不過，在使用此種半絕緣性 的虱化矽膜33時，因為此氮化矽膜的折射率為2·丨以上， 光穿透性很差，所以氮化石夕膜被圖案化而形成以不形成在 攀EPROM上，藉以使光到達EpR〇M (參照圖32)。 因此，在做為本發明之實施例丨丨的半導體裝置之 EPROM中，使用前述實施例i至3中說明的半導體製造裝 置，在sa圓測试後，透過印刷動作形成靜電屏蔽。 圖33係繪示本發明之實施例丨丨的EpR〇M的結構之截 面圖。如圖33所示，因為在晶圓測試後不需要透過光照 射抹除資料，透過本發明之配線描繪技術，在半絕緣氮化 石夕膜33未被覆蓋的EPROM上的區域中印刷靜電屏蔽。 籲此靜電屏蔽34係射出導電性溶劑而被形成的導電性配 線。此靜電屏蔽34的作用係透過接續GND端子等，做為 防止透過製模樹脂封裝時的模極化之屏蔽膜。 如上述被構成的實施例11之半導體裝置，因為可防 止發生膜極化之問題，可將EPROM與高耐電壓元件形成在 同一晶片上。 實施例12 本發明之實施例12的半導體裝置係將功率半導體裝 2065-7929-PF 45 1303088 置與邏輯電路集積在單晶片上的功率積體電路裝置 (HVIC : High Voltage 1C)，在此功率積體電路裝置（以下 簡稱HV 1C)的製造中，透過使用前述實施例1至3中說明 的半導體製造裝置，印刷後述之準位偏移配線而形成。 圖34係繪示將功率半導體裝置與邏輯電路集積在單 晶片上的傳統的功率積體電路裝置（HVIC : High Voltage IC)的平面圖。此功率積體電路裝置（以下簡稱HVIC)係被 使用於控制馬達、照明裝置、影像裝置等各種裝置的驅 動。圖35至圖37係圖34所示之HVIC的截面圖。圖35 係根據圖34之A-A’線的截面圖。圖36係根據圖34之 B-B線的截面圖。圖37係根據圖34之C-C，線的截面圖。 圖34所示的HV IC係被構成以具有：高耐電壓的n通 道M0SFET 35 ;第1邏輯電路36，被接續至其閘極電極； 及尚電位島分離區域38，具有被接續至M〇SFET 35的汲極 電極之尚電位侧的第2邏輯電路37。M〇SFET 35的汲極電 極與第2邏輯電路37係透過高電位的準位偏移配線⑽而 被接績。 一如圖35、圖36及圖37的HVIC的截面圖所示，在卜 半導體基板40上形成n +埋入擴散區域41、n —磊晶層42。 口圖所示，P+分離擴散區域43被形成以到達埋入擴散 7 41、。在圖35、圖％及圖37中，符號係深的料 :w品域^符旎45係P擴散區域，符號46係P+擴散區域， 47 +擴散區域，符號48係、也被使用做為場板的閘 °極’符號49係也被使用做為_側場板的鋁電極，

2065-7929-PF 46 1303088 » 符就5 0係氧化膜，符號51係也被使用做為準位偏移配線 的準位偏移鋁電極，符號52係場氧化膜（L〇C〇S膜）。又， 符號53係做為保護膜的護層膜。 如上述被構成的HV 1C係具有分離構造，其係使N +埋 入擴散區域41與N-磊晶層42透過P+分離擴散區域43被 分離且包圍的 RESURF(Reduced Surface Field)構造。 在傳統的Η VIC中，因為高電位的準位偏移鋁電極51 橫穿過做為基板電位之P+分離擴散區域43及p擴散區域 _ 45之上，阻礙空乏層的延伸，而有耐電壓降低的問題。為 了解決此問題，在圖35所示的傳統構造中，在PN接面上 以閘極電極48等形成場板，確保空乏層的延伸，並進一 步利用漂浮多重地形成場板，以利用電容耦合使表面電場 安定化的 MFFP(Multiple Floating Field Plate)構造加 以因應。 不過，在上述傳統結構中，在成為高電位的準位偏移 _配線之準位偏移鋁電極51與成為GND側場板之鋁電極49 間的層間被形成的氧化膜5〇的厚度係丨· 〇μιη以上。不過， 在此等結構中，製造程序變得複雜，而有成本上昇的問 題。又’當層間的氧化膜50厚時，發生無法適用微細加 工技術的缺點。 在做為本發明之實施例1 2的半導體裝置之功率積體 電路裝置（HV 1C)中，使用在前述實施例1至3中說明的半 導體製造裝置’描緣準位偏移配線，以解決上述問題。 圖38係縿示做為本發明之實施例ι2的hvic中形成 2065—7929-PF 4 7 1303088 準位偏移配線54的構造之截面圖。在圖38中，在與圖35 至圖37中所示者具有相同功能的膜體上賦予相同的符號。 如圖38所示，在實施例12的HVIC中，在護層膜53 上，使用實施例1至3中說明的半導體製造裝置的電路描 繪糸、、、充形成做為導電性配線的準位偏移配線5 &。因此， 沒有需要提供如圖35所示的準位偏移鋁電極5丨，同時沒 有需要將做為GND側場板的鋁電極49的表面側之層間絕 緣膜50的厚度形成為1〇μιη以上。結果，在HVIC的製造 鲁中可適用微細加工技術。 再者，在實施例12的HVIC中，形成護層膜53的圖 案化，因為僅需要數十μιη以上之用於墊電極的開口，護層 膜53可形成比1· 0μπι更厚的膜。又，因為在護層膜上 可適用半絕緣性SiN膜，利用其靜電屏蔽效果可進一步緩 和對S i表面的電場分佈之影響。 此外，在本發明之半導體裝置中，依照1C晶片表面 為配線开y成位置比絕緣區域多的情況。在此情況中，在IC 曰曰片表面使用絕緣性高的物質，例如聚亞醯胺等，做為印 刷溶劑，印刷在未形成配線的位置上。其後，透過在整個 晶圓表面上塗佈導電性溶劑，在1C晶片表面的絕緣區域 上確實地形成絕緣膜，I 1C晶片表面中的絕緣區域被確 實地絕緣’而成為信賴性高的半導體裝置。 圖39係繪示在半導體裝置中形成複數個修整用的墊 電極的例子之平面圖。在圖39所示的半導體裝置中，修 整處理係進行被指定的墊電極間之切斷與其他墊電極之

2065-7929-PF 48 1303088 接續。在圖39所示的半導體裝置之修整處理中，使用電 路描繪系統形成膜體，使得以虛線τ包圍的區域内之墊電 極9Α、9Β成為切斷狀態，且其他的墊電極9成為接續狀 態。 圖40係繪示在圖39所示的半導體裝置上將絕緣性溶 劑射出於2個墊電極9八及9Β之間以形成絕緣性膜體么的 狀態之平面圖。圖41係繪示在成為圖4〇所示的半導體裝 置的被描繪圖案形成區域的整個表面上塗佈導電性溶劑 以形成導電性膜體3的狀態之平面圖。 片 此外，在圖42中，（8)係根據圖4〇之八—Α,線的截面 圖，⑻係根據圖40之Β_Β，、線的截面圖，（c)係根據圖 41之C-C線的截面圖，（d)係根據圖4ι之卜d，線的 截面圖。在圖42中’在與圖17至圖18中所示者具有相 同功能的膜體上賦予相同的符號。 又，，在本發明之半導體裝置中，也可為在透過電路描 繪糸統形成導電性配綠接、且 今矣…： 酿胺等的絕緣性物質保 護表面的結構。 又，也可透過在本發明之半導體製造 路描繪系統列印晶片眘邙,f ^ 此巾幻电 日片貝戒，例如，規格、品質、晶圓内之 晶片位置等的各種資訊。 本發明因為可對半導體梦 _ / 褒置谷易地形成期望的導雷 性配線或絕緣性膜，在半導 导電 千等體製造領域中是有用的。 圖式簡單說明

2065-7929-PF 49 l3〇3〇88 « 圖1係繪示本發明之實施例1的半導體製造装置中的 電路描繪系統的結構之方塊圖。 圖2係繪示實施例1之電路描繪系統的印刷頭的描繪 動作之說明圖。 圖3係繪示實施例1之電路描繪系統的印刷頭的描緣 動作之說明圖。 圖4係繪示在本發明之實施例2的半導體製造裝置中 基礎晶圓1具有凸形時之電路描繪系統的印刷頭的描綠動 籲作之說明圖。 圖5係繪示在本發明之實施例2的半導體製造裝置中 基礎晶圓1具有凹形時之電路描繪系統的印刷頭的描綠動 作之說明圖。 圖6係繪示在本發明之實施例3的半導體製造裝置中 基礎晶圓1具有凸形時之電路描繪系統的印刷頭的描緣動 作之說明圖。 圖7係繪示在本發明之實施例3的半導體製造裝置中 籲基礎晶圓1具有凹形時之電路描繪系統的印刷頭的描繪動 作之說明圖。 圖8係繪示做為在本發明之實施例4的半導體製造裝 置中使用的導電性溶劑1丨4之導電黏性清漆的組成例之分 子構造圖。 圖9係繪示實施例4的電路描繪系統之配線描繪動作 之流程圖。 圖1 〇係繪示在實施例4的電路描繪系統中被形成在 2〇65~7 929-PF 50 1303088 基礎晶圓1上的溝部8之截面圖。 圖11係繪示在實施例4的電路描繪系統中被形成在 基礎晶圓1上的凸部1A之截面圖。 圖12 (a )、（ b )係繪示在本發明之實施例5的半導體製 造裝置中根據具有梯狀電阻網路之R-2R電路方式的電阻 值修整的原理的電路圖。 圖1 3係繪示在實施例5的電路描繪系統中進行用以 修整晶圓測試後之晶圓狀的IC晶片之配線描緣處的圖式。 圖14係緣示根據圖1 3中之A-A’線的截面中的印刷 頭111的射出狀況的截面圖。 圖1 5係繪示在實施例5的電路描繪系統中導電性配 線3被形成於修整用塾電極9 A及9 B間的狀態之截面圖。 圖1 6係繪示在本發明之實施例6的半導體製造裝置 中成為半導體裝置的修整處理的對象之1組墊電極9、9 的半導體裝置之平面圖。 圖17中，（a)係根據圖16之B-B’線的截面圖，（b) 係根據圖16之C-C’線的截面圖。 圖18中，（a)係根據圖16所示之半導體裝置的修整 處理後的狀態中之B - B ’線的截面圖，（b )係根據c - C ’線 的截面圖。 圖1 9係繪示實施例6的半導體製造裝置中之其他例 子的半導體裝置之平面圖。 圖20中，（a)係根據圖19之半導體裝置中之b-B，線 的截面圖，（b)係根據圖19之半導體裝置在修整處理後的 2065-7929-PF 51 1303088 狀恶中之B-B’線的截面圖。 圖21係本發明之實施例7的半導體裝置的平面圖。 圖22中，（a)係根據圖21中之E-E，線的截面圖，（b) 係綠不對於成為圖21的半導體裝置中之期望的描繪圖案 的墊電極9、9塗佈溶劑的狀態之截面圖。 圖23係本發明之實施例8的半導體裝置的平面圖。 圖24係根據圖23中之F-F，線的截面圖，（a)係繪示 在圖23之半導體裝置上塗佈溶劑前的狀態，（…係繪示在 圖23之半導體裝置上塗佈溶劑的狀態。 圖25係本發明之實施例9的半導體裝置的平面圖。 圖26係繪示對實施例9的半導體裝置中之描繪圖案 修整處理前的狀態，（&)係根據圖25之G—G，線的截面 圖’（b)係根據Η-H’線的截面圖。 圖27係繪示實施例9的半導體裝置之修整處理後的 狀態，（a)係根據圖25的半導體裝置中之G〜G，線的截面 圖，（b)係根據圖25的半導體裝置中之H-H，線的截面圖。 圖28係做為本發明之實施例1〇的半導體裝置之丨⑶丁 的晶片之平面圖。 圖29係圖28所示的IGBT晶片之等效電路。 圖30係繪示做為實施例10的半導體裝置之I(Jbt的 效果之圖式。 圖31係繪示一般的非揮發性記憶體的 EPROM(Erasable Programmable Read Only Memory)的 面圖。 、戴 2065-7929-PF 52 1303088 圖32係、、、曰示EPROM與鬲耐電壓元件被形成在同一曰 片上，並透過製模樹脂加以封裝的狀態之截面圖。 圖33係繪示本發明之實施例11的EPROM的結構之截 圖34係繪示傳統的功率積體電路裝置的平面圖。 圖35係根據圖34之A—A，線的截面圖。 圖36係根據圖34之B-B，線的截面圖。 圖37係根據圖34之c — c，線的截面圖。 圖38係纷示做為本發明之實施例12的半導體 HV 1C的構造之截面圖。 圖39係繪示在本發明之半導體裝置中形成複數㈣ 整用的墊電極的例子之平面圖。 圖4 0係纷示在圖3 9所示的半導f駐番 ^叼千導體裝置上將絕緣性滿 劑射出於2個塾電極q a e Q R今μ 受W 9Α及9Β之間以形成絕緣性膜體 狀態之平面圖。 ’ 圖41係繪示在成為圖4〇所 口岍不的+導體裝置的被指 圖案幵》成區域的整個表面上塗佈導 工孟仰等電性溶劑以形成導 性膜體的狀態之平面圖。 /圖42中’（a)係根據圖40之Α-Α，線的截面圖，( 係根據圖40之B-B，綠沾甚二m / ， β線的截面圖，（c)係根據圖41 C-C 線的截面圖，（d)孫/11 、」係根據圖41之D-D，線的截面| 【主要元件符號說明】 1 :基礎晶圓； 2065-7929-PF 53 1303088 1B :頂部區域； IP :凸部； 1Η :凹部； 3 :導電性配線； 4 :絕緣性膜； 5 :矽梯狀聚合物； 6 :矽烷耦合劑； 7 :碳奈米管； 8 ·溝部， 8Α :側壁面； 9Α、9Β、21Α、21Β、21C、21D、21Ε、21F:墊電極； 10、 30、53 :護層膜； 11、 29 :層間氧化膜； 12 ： 半導體基板； 13 : 凹部區域； 14 ： 液漏防止溝； 15 ·· 液漏防止突出物； 16 ： 溝槽； 17 ： 閘極電極墊； 18 : 射極電極墊； 19 ·· 鋁配線； 20Α、20Β、20C、20D、20Ε、20F : IGBT 單元； 23Α、23Β、23C、23D、23Ε、23F :修整墊； 24 : Ρ型半導體基板； 2065-7929-PF 54 1303088 25 : N型擴散區域； 26 ··閘極氧化膜； 27 :漂浮閘極； 28 :控制閘極； 31、52 :場氧化膜； 32 :製模樹脂； 33 :半絕緣性氮化矽膜； 34 :靜電屏蔽； 35 : N 通道 M0SFET ; 36 :第1邏輯電路； 37 :第2邏輯電路； 38 :高電位島分離區域； 3 9 :準位偏移配線； 40 : P-半導體基板； 41 : N +埋入擴散區域； 42 : N-磊晶層； 43 : P+分離擴散區域； 44 :深的N +擴散區域； 45 : P擴散區域； 46 : P +擴散區域； 47 : N +擴散區域； 48 :閘極電極； 49 :鋁電極； 5 0 :氧化膜； 55

2065-7929-PF 1303088 51 :準位偏移鋁電極； 54 :準位偏移配線； 100 :晶圓測試部； 11 0 :描繪圖案印刷部； 120 :資料庫部； 111、211、311 :印刷頭； 11 2 :晶片座標辨識部； 11 3 :控制部； 111A、 111B、 111C、 211A、 211B、 211C、 311A、 311B、 311C :喷嘴； 114 :導電性溶劑； 11 5 :絕緣性溶劑； 11 6 :前處理液； 212、312 :第1感測器； 313 :第2感測器。

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Claims (1)

1303088 十、申請專利範圍： ι· 一種半導體製造裝置，包括： 晶圓測試部’檢出檢查對象之晶圓中的各晶片的特 ’安根據該被檢出的資料，決定用以對各晶片修整的 圖業； °己憶部，儲存有關檢查對象的晶圓之資訊；及 ，圖案印刷部，根據來自前述晶圓測試部的描繪圖 春/、的資訊與來自前述記憶部之有關該晶圓的資訊，對於該 晶圓的各晶片透過印刷動作形成期望的描繪圖案； Λ 則述描繪圖案印刷部係被構成以具有： 卩刷頭，至少分別射出導電性溶劑、絕緣性溶劑、及 界面處理液； 晶片座標辨識部，透過對該晶圓的影像辨識，取得各 晶片的座標資訊；及 控制°卩’根據來自前述晶圓測試部的描繪圖案的資 φ 來自刖述圮憶部之關於該晶圓的資訊、及來自晶片座 ^辨識部的座標資訊，控制對於該晶圓之前述印刷頭的描 繪動作。 2· 種半導體製造裝置，包括： 印刷頭’從單數或複數之具有微小直徑的開口將液體 射出至被描繪圖案形成區域； 。己It 4 σ己憶透過來自前述印刷頭的射出被描繪的描 繪圖案之資訊；及 控希〗°卩’對應於前述記憶部記憶的描繪圖案之資訊， 2065-7929-PF 57 1303088 使前述印刷頭進行描繪動作； 前述印刷頭係被構成以具有·· 第1喷嘴’將導電性溶劑射出至被描繪圖案形成區域； 第2喷嘴，將絕緣性溶劑射出至被描繪圖案形成區 域；及 第3喷嘴，將界面處理液射出至前述導電性溶劑被射 出前的被描繪圖案形成區域或是前述絕緣性溶劑被射出 前的被描繪圖案形成區域。 3·如申請專利範圍第1項所述的半導體製造裝置， 其中，印刷頭係包括第丨感測器，檢出從各噴嘴前端至液 體被射出前的被描繪圖案形成區域的距離，並且根據來自 該第1感測器的距離資訊，控制部進行印刷頭的位置控制。 4 ·如申请專利範圍第1項所述的半導體製造裝置， 其中印刷頭係包括第2感測器，檢出從各噴嘴前端至夜 體被射出後的被描繪圖案形成區域上的溶劑表面的距 離，並且根據來自該第2感測器的距離資訊，控制部進疒 描繪圖案的膜厚控制。 仃 5· 一種半導體製造方法，包括： 檢出檢查對象的晶圓中的各晶片的特性，根據該被檢 出的資料，決定用以對各晶片修整的描繪圖案的步驟； 根據決定的描繪圖案的資訊，在該晶圓的晶片表面之 被描繪圖案形成區域上射出界面處理液的步驟；及 對於前述界面處理液被射出的被描繪圖案形成區 域’根據被以的描緣圖案，射出導電性溶劑或絕緣性溶 2065-7 92 9-pp 58 1303088 劑的步驟。 如申β月專利範圍第5項所述的半導體製造方法， :·檢出從射出導電性溶劑或絕緣性 出前的被描緣圖案形成區域的距離的步驟及 制的步驟。 1 H

7·⑹巾請專利範圍第5項所述的半導體製造方法， …匕括|檢出從射出導電性溶劑或絕緣性溶劑的印 邊溶劑被射出後的被描繪圖案形成區域上之溶劑表面的 =離的步驟；及根據被檢出的射出後距離資訊進行描緣圖 案的膜厚控制的步驟。 豆8·如申請專利範圍第5項所述的半導體製造方法， 其中’導電性溶劑係使用在溶解於有機溶劑的♦梯狀聚合 物溶液中加入導電性材料的成膜材料。 ° 9.如申請專利範圍第5項所述的半導體製造方法， 了中導電性溶劑或絕緣性溶劑之射出時的射出區域直徑 系在被描、、、曰圖案形成區域中應被形成的線的寬度之繼以 下0 10.如申請專利範圍第5項所述的半導體製造方 法，其中，導電性材料係包含從碳黑、碳奈米管、銀、銅、 、 及上述金屬之金屬氧化物中選取的至少一個。 11·如申請專利範圍第10項所述的半導體製造方 /、中導電性材料係使用加入石夕烧柄合劑做為表面處 理劑的成膜材料。 2065-7929-PF 59 1303088 ^包括： 區域上形成具有預定深度 12· —種半導體製造方法 在晶圓的被描繪圖案形成 的溝部之步驟； 進行是否須對晶圓修整的檢查之步驟； 在前述晶圓中須要修整的晶圓之前述溝部中射出導 電性溶劑，以描縿描綠圖案的步驟，· 在描繪描續"圖案之後，推名^ Α 進仃除去氣體及低溫退火的步

在除去氣體及低溫退火後成膜，然後平坦化該成膜表 面的步驟；及 在平坦化之後，進行高溫退火的步驟。 13.如申請專利範圍帛12項所述的半導體製造方 法，其中，導電性溶劑射出時之射出區域直握係溝部的寬 度的30%以下。 14. -種半導體裝置，在用於修整晶圓中之各晶片的 被描繪圖案形成區域上形成具有職深度的溝部，前述溝 部的側壁傾斜以具有5。以上的傾斜角且開口側變寬，在前 述溝部的内部形成導電性配線。 15. 如申請專利範圍第14項所述的半導體裝置，其 中，形成於被描_案形成區域的溝部係被形成於在晶圓 表面上形成的凸區域内。 16. -種半導體裝置，在晶圓狀態中，在各晶片表面 上形成從護層膜露出的至少2個修整用墊電極，並根據是 否須要修整的檢查結果，對前述修整用墊電極，透過印刷 2065-7929-PF 60 1303088 處理形成描繪圖案。 1 7·如申請專利範圍第1 6項所述的半導體裝置，其 中在▲ 1會圖案被印刷處理的至少、2個修整用塾電極與連 接各墊電極的區域外形成護層膜。 18·如申請專利範圍第17項所述的半導體裝置，其 中’在具有離描繪圖案被印刷處理的至少2個修整用墊電 極一預定距離的區域外形成護層膜。 19·如申請專利範圍第17項所述的半導體裝置，其 中，在包圍描繪圖案被印刷處理的至少2個修整用墊電極 的位置上形成溝。 20·如申請專利範圍第17項所述的半導體裝置，其 中’在包圍描繪圖案被印刷處理的至少2個修整用墊電極 的位置上形成突出物。 21·如申請專利範圍第I?項所述的半導體裝置，其 中’在描繪圖案被印刷處理的至少2個修整用墊電極之間 形成溝。 22. —種半導體裝置’具有複數單元，且在對應於各 單元的位置上提供形成繞送用墊電極的繞送配線之丨GBT 曰曰片’各單元係具有被接續至第1電極的第1墊電極，及 被接續至第2電極的第2墊電極，根據各單元的檢查結 果’在前述第1電極與前述繞送用墊電極或前述第2電極 之間透過印刷處理形成描繪圖案。 2 3 · —種半導體裝置’其係非揮發性記憶體，透過印 刷處理形成被接地的靜電屏蔽膜體以覆蓋記憶體區域，並 2065-7929-PF 61 1303088 進仃成型加工以覆蓋前述靜電屏蔽膜體。 24.—種半導體裝置，其係將功率半導體裝置與邏輯 電路集積在單晶片上的功率積體電路， 做為電氣地接續被形成於高電位島分離區域的内部之 邏輯電路與高耐電壓開關元件之準位偏移配線的導電性配 線係透過描繪圖案的印刷處理被形成於護層膜上。

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