TWI302747B - Self-aligned double gate device and method for forming same - Google Patents
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Description
1302747 ^ 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種半導II开杜 ν 件餐別有關於雙閘極MOS元件。 【先前技術】 妒力雙近縣佩軸注，因其細少短通道議 元#祕 件尺核會持_小。隨著元件財崎低，平s :的物理限制將會到達極限，嶋通道效應將會成為—侧題。卿 言，極元件為解決短通道_最具前景的__種設計 ==閘極結構吸引了眾人的目光。在雙閘極元件中，兩個通以偏 £之閘極平行排列，在兩側獨上形成反轉通道，紳層之厚度夠薄，則 兩反轉通道可互相重疊1極至源極的電場滲透效應將會降低，也降低了 短通道效應。 雙閘極MOS元件具有三種不同的設計，在第_種設計中，通道及電流 在晶圓的平面上，因此-閘極在通道平面之上，另—閘極在通道平面下。 第二種佈局方式就是所謂的籍式場效電晶體(FinFET)，其中石夕通道垂直於晶 圓表面’但電流減在晶圓平面上。第三種佈局方式，如同鰭式場效電晶 體k具有-厚度數十奈米之石夕隆起，也就是形成電晶體的主動區域，在 此佈局中，電流垂直晶圓表面。 第1圖顯讀統具有一種閘極上下分佈的雙閘極結構，包括源極及没 極8、-頂部閘極2、-底部閘極4及-通道6。通道形成在頂部閘極2與 底部閘極4之間且以-氧化物分開^這種雙_元件需要複綱製程，包 括用來形成雙閘極結構的磊晶。在一種傳統的製造方法中，先形成埋層氧 化物3，再形成一凹處，用來形成後續的通道6及源極及汲極區域8，接著 以一矽晶種磊晶成長通道6、源極及汲極8。傳統的雙閘極元件及製造方法 的缺點包括製造方法複雜且成本高昂，通道厚度一般約腿，因此很難以 0503-A31066TWF/kingandchen 5 1302747 •傳、'充的方法來達到戶斤需的驅動電塵(threshold voltage)。當底部閘極電塵很高 % ’例如約2.5V，傳統的雙閘極元件會變的緩慢，這嚴重的限制了元件效 能的提升。 藉由凋整底部電壓可使雙閘極元件作不同的應用，例如，當需要高效 能το件時，將底部閑極施以一較高的電屢，可得效能提高之元件，但會造 成較高的次臨界漏電流及較高的能量損耗。#低能量時，例如待命模^ 則對底部_獻—較低頓，較低露可賴電流及能量損耗降低，然 而元件速度也跟著降低。 “' 有鐘於其卓越的效能，雙間極元件將是未來半導體產業的主流技術， 口此本發明促出一種新的雙閘極元件結構及製造方法。 【發明内容】 在本毛明之較佳貫施例中提出一種雙閘極元件結構及其製造方法。其 結構包括：一厚度約小於30_之埋層絕緣層，形成在第_基底上；一第^ 基底’形成在埋層絕緣層上；—墊層，形成在第二基底上；—遮罩層形成 在塾層上，·-第-溝槽，延伸穿過墊層、第二基底、埋層'絕緣層至^基 底。第—溝槽以—第—絕緣材料填滿。—第二溝槽，形成在第—絕緣㈣ 中^-導電材料填滿一则電晶體形成在第二基底上一底部閑極 形成在埋層絕緣層下並自對準於形成在第二基底上的頂部間極。 本發明的較佳實施例中具有-非常薄的埋層絕緣層及通道。極薄的埋 但可改善元件的效能，且具_、的高低差而不需整平 3=2二ί發明的較佳實施例是藉域 5併次溝槽絕緣製程及基底接點製程。底部開極的 因此元件贱輪杨提升。 搞缺， 為了讓本發明之上述和其他目的、特徵、和優點能更 特舉一較佳實施例，並配合所附圖示，作詳細說明如下· 0503-Α31066TWF/kingandchen 6 1302747 【實施方式】 ^第2圖顯示一結構，具有薄埋魏緣層紐佳驗層氧化層_如 及弟基底形成在在第一基底12上’其中第一基底較佳為掺雜石夕基底 (pre-doped slllc〇n substrate) ^ Ge . SiGe ^ SiGeCc α 言，基底12為p型接雜，對於_元件而言，基底12為n -m李父佳利用高能量佈植法。埋層氧化層㈣較佳為一厚、於 =n之熱氧化層，其厚度最好介於約购唧之間，最佳約2〇啦。第: ►基絲錄_，也可為無獅，例如：Ge、siGe、siGec或上7 2組合。；-基底12及第二基底16可為相同材料或不同材料4中第二 基底16的厚度較佳小於約2Gnm，更好介於約丨。至2。啦之間。，、- 她謝，—_氧彳_絲第—絲12上。這裡薄 乳化層也就疋讀結構中的埋層氧化層14，其厚度約ι〇啦錢腦1 == 成:第二基底由此熱氧化層14連接第-基底I: 土 -以形成S〇I(slhcon_on-職lator)結構。第二基底16 _ =二_化層，其厚_於細及時間。 …、氣化層#乂彳土成長主20nm，接著以蝕刻势 步驟至第二基底16形成 :〜夕.示。-1、虱化製程及蝕刻 , 14 ^ 雙閘極結構中不需要的部分移除。 及弟一基底16在 將本發明與傳統雙閘極元件的製造中 及第二基底16非轉，其優點包括：轉效1=，埋其；化層14 二基底16之形成只些微增加 b姑埋層乳化層Μ及第 ㈣15 ’如錢輪。制極元件形成在雙咖域13中。其= 0503-A31 O^^TWF/kingandclieii 7 1302747 ^閘極元件，例如：_元件、祕元件、I/Q元件及靜電 ^Α·15在先W技術中，埋層氧化層14之厚度約.100ηιη。产 的形成，其厚度約大於2〇肺，因此階梯高度大約高於1二，; ==中產生例如階梯覆蓋率關題，因脸體區域15也需要形成盘錐 二二域13相_高度。—般线區域15仏日日成長至與雙_區域ς J 14 ^16
在-較佳實施例中，雙閘極區域13覆蓋整個晶片，移除部分埋層氧化 層14及紅基底16來形成所需的主體區域。在另—實施例中，埋&化 層14及第二基底16只形成在所需雙閘極元件部分。帛2圖顯示在第二芙 底上依序形成墊層18及遮罩層2G，較佳以—熱氧化製程形絲層 較佳厚度介於30至Η)—之間。墊層18时緩_二基底16與遮罩層 2〇以產生較小的應力。塾層18也可在後續形成遮罩層2〇的過程中當作姓 刻停止層。在較佳實施例巾，麟層如為以低壓化學氣概積的氮^。 在其他實施财，鮮層2〇是以_熱氮化餘、職加強化學氣相沈積 或利用虱氫氣以電漿陽極氮化法恤_ nitridati〇n)形成。其較佳严声 在約40至80nm之間。 予又 ^蝴、於5〇nm。這雜度的高低差―般^會造成如階梯覆蓋率的問 =因此表面不需作調整，可保留高低差。在—實施例中，在—晶片上， 雙閘極區域13的全部面赫主體區域的全部面積之比較麵小於μ ,但 上述之比例為晶片之設計考量，端視雙閘極元件的數量來決定。
#以-非等向性侧製程钱刻穿過遮罩層μ、塾層18、第二基底％埋 層氧化層14至第-基底14中形成一溝槽η，如第3圖所示。溝槽及之寬 度w較佳在約60至220nm之間。溝槽22延伸部分的深度哺佳大於約 l〇mn。在第二基底16之頂部表面與溝槽22之底部表面具有一高度差D， 小於約5〇書溝槽22可用來分隔p型井及N型井以及祕^元件及pM〇s 兀件。可藉由井區來分隔溝槽22與另一溝槽，其中較佳以p型井區來分隔 0503-A31066TWP/kingandchen 8 1302747 兩溝槽。 第4圖顯和高密度電_㈣麵22填滿，樹_直 矽，但也可以其他材料，例 纪土的填充材枓為乳化 製程將_祕_充。接知-彳_械研磨 釋⑽㈣度$漿材料24及結構移除，如第5圖所示。高密 $ 24剩下的部分形成一淺溝槽絕緣_6。第6 _ 1δ。鱗縣較墊層高。然=卿= 驟中的讀衣程使淺溝槽絕緣％的高度降低。 約4〇Γ2ΓΤ溝槽絕緣％中形成一溝槽28。溝槽28之寬度較佳在 ΖΓ 溝槽28是以—非等向性蝴穿過淺溝槽絕緣26。該 具盖有禅高度選擇性，_成溝槽28並停止在第一基底12。將 W層30填滿溝槽28並覆蓋整個結構，如第8圖所示。導電声 =、鎮層或其他已:的導電材料，用來連接下面基底Η。導電層3〇 : =3兩觀料以上或複合材料。其中較佳以多晶轉滿溝槽28並覆宴全 ^構:如第8圖所示。導電層3G可以化學氣相沈積或其他已知的方:形 s。接著將導電層30回侧，雜刻後麵的導電材料#作基底接點i 最…構如第9圖所不，由於基底接點32電性連結至底部間極，並 摻雜材料使阻抗降低。可透過基底接點32施以—電壓至底部祕。、基^接 點·^的形成可結合後續用來連接金屬與元件的接觸插塞。在本發明的 例中接觸插塞開口及基底接點32可為相同的材料，其中較佳為鶴。 在本發明的較佳實施例中，淺溝槽絕緣％製程及基底接點32製 可整合在同一製程中同時形成。 埋層氧化層14及淺溝槽絕緣％定義出—s〇I結構。M〇s元件接著带 成在S〇I結構上’在此提出一形成则元件的較佳實施例。先將塾層= 移险，在第二基底16上形成一閘極介電層34。介電層3何藉由^ ，法或其他方法形成。在閘極介電層34上形成—閘極36。閘極36較佳2 多晶石夕，也可為金屬或金屬化合物，其中包括：鈦、鶴、始、銘、錄^ 0503-A31066TWF/kingandchen 9 1302747 2合金之組合。酿介M 34及_ 36.賴案化形個極結構。在間極 介電層34下的第二基底16成為電晶體的通道。由於第二基底Μ的厚度約 小於20nm，因此通道的厚度也小於約2〇mn。 第10圖顯示-對間隙壁38沿著閘極介電層34及閑極36的側壁形成。 間隙壁38用來當作後續形成源極及汲極的自對準遮罩。間_ %可以習 知技術如全面性或選擇性沈積方式的在第二基底16及閘極％上沈積一介 電層接著以非等向性钱刻移除水平表面的介電層留下間隙壁％。在一 ，佳實施辦，在_壁38側邊第二基底16 _摻雜區域、，可用來形成 :分或全部電晶體雜及藤區域4G，在其他實施例巾，也可以其他方式 來形成祕及祕4〇，然而至少部分源極及祕4〇較佳形成在第二基底 I6中，在源極及没極4〇間剩下的基底16成為雙閘極元件中的通道。 上第11圖顯示石夕化物42及侧停止層44的形成。石夕化物42形成在源 I及/及極11域4〇之上，且較佳也形成在閘極36之上。在_較佳實施例中， 石夕化物42可為—金射化物，其形成方式首先沈積—薄金屬層如欽、銘、 鎳、鎢或類似金屬，在包括如源極及汲極4〇的露出表面及閘極％等元件 之上，接著將上航件加熱，在·射連滅產切減應，完成反應 後會在賴金屬層之間形成—金屬魏物層。雜反躺金屬則以一高選 擇ί生的兹刻劑移除以避免傷害到石夕化物、氧化石夕及石夕基底。 #接著在元件上沈積一順應性的钱刻停止^ Μ，其沈積方法為低壓化學 札相沈積’而其他化學氣概積法如電漿加強化學氣相沈積以及熱化學氣 才=尤積也可峰沈積侧停止層.44。糊停止層44為—介電材料，其材料 、擇不只f要考量其介電特性，也必須考慮其提供應力於通道Μ的能力。. 、_力應變之通道可改善雙_元件之效^ =第η圖所示一層間介電層(ILD)接著沈積在先前步驟所形成的結構 社τρθ間^層46較佳為—低介電f數之材料或二氧切，其沈積方法包 OS乳化法、化學氣相沈積、電襞加強化學氣相沈積、低塵化學氣相 〇50^-A31066TWF/kiQgandchen 10 1302747 他已知的雜技術。相介電層*在電㈣及覆蓋其上 線=提供—絕緣層。可_介電層46上形成—光阻材料(未顯示)並= 化4成接闕ϋ ’用來連接至祕及汲極⑽、酿％及基底接點32。 將層間介電層46露出的部八梦队 * 人μ 以在層間介電層46中形成接點開口。 j Η曰’I包运46 8^钱刻停止層絲保護下層之石夕化物接 停止層44在·開口中露出的部分條由於侧停止層心對於層^
7,146而^ δ薄’因此製程控制及侧終點的伽ij需要非常精確二掌 握，需降低儀穿至石夕化物42的可能性。 第11圖也顯示了在接點開口中形成金屬插塞47及你後之 用來連接雙_結構與金屬層之金屬插塞材料包 i 可取舰細。働錢複纖，_2及= 如欽/^1化欽、览化叙或其他材料。 、依上述即完成-雙元件。在·36下第—基底中的半導體特料形 成底獨極：)〇,其中閑極36也就是所謂的頂部閑極。由於底部閑極 不需額外製程即可自鱗於頂·極36，稱之為自對準雙閘極。 閘極36可透過金屬插塞48來控制。底部閘極5〇可透過金屬插塞卯及基 底接點·>2來控制。 第U圖所顯示的元件較佳形成在雙閘極區域is，非雙閑極元件可形成 在主體區域15。賴極！I域13 _元件及主體區域15 _元件可一起製 作，以降低生產成本。第12圖顯示_具有雙閘極區域13及主體區域15的 晶片。在-較佳實施射，在埋層氧化層14上的则電晶體⑼與在主體 區域上的MOS電晶體62係同時形成。， 上述步射形成在埋縣化層14巾的元件可為—福〇s元件或一 PMOS元件。第13 η顯示舰⑺元件及_ pM〇s元件。其 2用來—區別第13圖中左邊及右邊，雖然在實際製程上兩者可能是同時形成 第二基底16】及％分別較佳大抵小於第一基底切及％，而面積之比 0503-A31066TWF/kingandchen 11
在本發明的較佳實施例中具有-非常薄的埋層氧化層M及一薄通道 41 ’因此第-絲與第二基底間較小的高低差不需藉觸外的製程將盆整 平，可有效的簡化製程，除此之外，树效能也麵改善。在本發明較传 實施例中，齡在赫觀射形絲底接絲結錢麗絕緣及基底接 觸。在元件失效前，底部閘極的驅動電壓可提升至肖i 8v，因此元件效能 更進一步的獲得改善。b 1302747 例較佳約小於〇·5。在第二基底％上的碰〇3元件％下部較佳具有—如 第-基底中的Ρ型井區域12l，在第二基底上162的pM〇s元件=部= 具有一 N型井區域122。絕緣區域72、74及76定義出第二基底16 及埋層，化層14,、142之邊界。絕緣區域72、74及％較佳為淺溝槽= (=)。第-基底接點82及第二基底接點84分別形成在第—絕緣區域D及 第三絕緣區域76。絲接點S2及84分職過接_塞％及94連接至金 屬層㈣。nM〇S元件96及p则元件％藉由第二溝槽％絕緣。絕緣區 域72、74及76可具有相同的深度或不同的深度，絕緣區域％延伸至對應 的第-基底切及切中深丁3約大於10nm，因此有效的隔絕左右兩邊。-類同於第12圖所示，帛13目之結構也可舆主體區域整合。由於第一 基底U與第二基底16解表面的高度差Ή，此在主籠域15中絕緣區 域72及76的頂部表面舆第一基底12的頂部表面也具有一階梯高度差。 雖然本發明已峨佳f施例揭露如上，然其鱗㈣限定本發明，任 何熟習此技藝者’林祕本發明之精神和咖内，#可作些許之更動盘 潤飾，因此本發日脱俩細當視後附之巾請專利範請界定者為準。/、 0503-A31066TWF/kingandchen 12 1302747 【圖式簡單說明】 第1圖顯示傳統雙閘極元件； 第2圖、2A圖及3〜11圖為本發明較佳實施例製造流程之元件截面圖； 第12圖顯示雙閘極區域及主體區域； 第13圖顯示本發明之雙閘極元件。 【主要元件符號說明】 頂部閘極〜2 ; 底部閘極〜4 ; 通道〜6 ; 源極及汲極〜8 ; 第一基底〜12、12!、122 ; 雙閘極區域〜13 ; 埋層絕緣層〜14、14ι、142 ; 主體區域〜15 ; 第二基底〜16、16!、162 ; 淺溝槽絕緣〜26 ; 導電層〜30 ; 基底接點〜32 ; 閘極介電層〜34 ; 閘極〜36 ; 間隙壁〜38 ; 源極或汲極〜40 ; 石夕化物層〜42 ; 钱刻停止層〜44 ; 層間介電層〜46 ; 金屬插塞〜47、48、49 ; 底部閘極〜50 ; MOS電晶體〜60、62 ; 絕緣區域〜72、74、76 ; 基底接點〜82、84 ; 接觸插塞〜92、94 ; nMOS元件〜96 ; pMOS元件〜98 ; 金屬層〜Ml。 0503-A31066TWF/kingandchen 13
Claims (1)
- Ϊ302747 第94141650號申請專利範圍修正本 十、申請專利範圍： 1.一種半導體結構，包括： 第一基底，該第一基底上具有一厚度小於3〇nm2埋層絕緣層； 一第二基底，形成在該埋層絕緣層上； 主體區域’其巾該埋層絕緣層與該第二基底未延伸至齡體區域上； 第絕緣區域，延伸穿過該第二基底、該埋層絕緣層以及部分該第 一基底；以及 一基底接點，形成在該第一絕緣區域中。2·如申睛專利範圍第丨項所述之半導體結構，其中該第—絕緣區域延伸 至该埋層絕緣層下超過。 3·如申請專利範圍第i項所述之半導體結構，其中該第一絕緣區域為一 淺溝槽絕緣。 4.如申明專利範圍第1項所述之半導體結構，其中該第二基底之頂部表 面具有一高於該主體區域之頂部表面的高低差。 5·如申請專利範圍第i項所述之半導體結構，其中該主體區域中更包括 -MOS結構，射職㈣構包括：__介電層於該第_基底上；一間 極於該閘極介電層上；—對間隙壁，形成在該閘極與該閘極介電層的兩侧 壁上；以及-源極H極區域，分別沿著制隙壁形成。 6·如申請專利範圍第i項所述之半導體結構，其中該第一基底與該第二 基底為不同材料。 7.如申請專利範圍第i項所述之半導體結構，其中該第一基底與該第二 基底為相同材料。 8·如申請專利範圍第顺述之半導體結構，其中該第一基底包财。 9. 如申請專利範圍第顺述之半導體結構，其中該第二基底包括齡。 10. 如申請專利範圍第顺述之半導體結構，其中該基底接點以至少一 導電材料將該第一基底電性連接至一金屬層。 、 〇503-A31066TWFl/kingandchen 14 ΐ302747 · - 第94141650號申請專利範圍修正本 • 修正日期：97.5.27 11. 如巾請專利細第1賴述之轉聽構，其中該基底無包括至少 兩種導電材料。 12. 如申請專利範圍第i項所述之半導體結構，其中該基底接點之導電材 料包括鎢。 13. 如申請專利範圍第⑽所述之半導體結構，其中該基底接點之導電材 料包括鎢及多晶矽。14. 如申請專利範圍第1項所述之半導體結構，其中更包括一閘極介電 層，形成在該第一基底上，一閘極，形成在該閘極介電層上；一對間隙壁， 形成在該閘極及該閘極介電層兩側壁上；以及一汲極及一源極區域，在第 二基底中分別沿著該間隙壁形成。 15. 如申請專利範圍第1項所述之半導體結構，其中該第二基底之厚度在 10nm至20nm之間。 16.—種半導體結構，包括： 一第一基底之第一區域，具有一厚度小於3〇nmi埋層絕緣層； 一第二基底，形成在該埋層絕緣層上； 一第二區域，大抵不具有該埋層絕緣層及該第二基底； 一第一絕緣區域，延伸穿過該第二基底、該埋層絕緣層以及部分該第 一基底；以及 一基底接點，形成在該第一絕緣區域中。 17·如申請專利範圍第16項所述之半導體結構，其中更包括一第二絕緣 區域，延伸穿過該埋層絕緣層，並延伸至部分該第一基底。 18·如申請專利範圍第17項所述之半導體結構，其中該第二絕緣區域延 伸至該第一基底下約大於l〇nm。 19·如申請專利範圍第17項所述之半導體結構，其中該第二絕緣區域介 於該第一基底中的N型井區域及P型井區域之間。 0503-A31066TWFl/kingandchen 15 1302747 、第94141650號申請專利範圍修正本 ‘ 修正日期：97.5.27 於该第二基底tnMOS元件與PM0S元件之間。 21:如申請專利細第19項所述之半導體結構，其幡型井區域在一 nMOSTG件之下，該N型井區域在_pM〇s元件之下。 「/m細16斯料恤構，其巾軸-第三絕緣 區域，具有與該第一絕緣區域不同的深度。 23.如申請專利範圍第16項所述之半導體結構，其中該第一基底上更包 括-主體區域’其中該埋層絕緣層與該第二基底未延伸至該主舰域上， 以及其中該第一及第三絕緣區域之頂部表面具有一高低差。 ▲ 24·如f請專利顧第16項所述之轉體結構，其中該第—區域面積與 該第二區域面積之比例大抵約小於〇 5。 25·—種半導體結構，包括·· 一第一基底； -埋層絕緣層，形成在該第—基底上，其中_層職層之厚度約小 於 30nm ; 一第二基底，形成在該埋層絕緣層上； 一閘極介電層，形成在該第二基底上； 一閘極，形成在該閘極介電層上； 一間隙壁，形成在該閘極與該閘極介電層的侧壁上； -源極及-祕區域，分卿成在該第二基底巾該對_壁的兩側； -主體區域，其中該埋層絕緣層與該第二基底未延伸至該主體區域上； -第-絕緣區域，延伸穿過該第二基底、該埋層絕緣層至該第一基底 中；以及 基底接點’形成在該第一絕緣區域，該基底接點延伸至該第一基底。 26·如申請專利侧第25項所述之半導體結構，其中該第二基底之厚度 約小於20nm。 0503-A31066TWF l/kingandchen 16 1302747 . ' 第94141650號申請專利範圍修正本 修正日期：97 5 27 27. 如巾請專利細第26項所述之轉體結構，其中該第二基底之厂1 在約10nm至20nm之間。 厗度 28. 如申請專繼圍第25項所収半導聽構，財麟— 伸至該埋層絕緣層下約大於lOnm。 、（he域^ 29·—種半導體結構的形成方法，包括下列步驟： .2十基底機—峨緣層，㈣峨緣狀厚度約小於 在紐層絕緣層上形成-第二基底，其巾該埋層㈣層及該第 大抵不覆蓋於該第一基底上之一主體區域； 土- 在該第二基底上形成一遮罩層； .形成-第-溝槽，延伸穿過該第二基底、該埋層絕緣層至該第—基底 中， 土- 以一第一絕緣材料將該第一溝槽填滿； 移除該絕緣材料及該遮罩層多餘的部分； 在該第-絕緣材料中形成-第二溝槽，其中該第二溝槽 底；以及 μ弟一暴 以導電材料將該第一溝槽填滿並移除該導電材料多餘部分。 3α如申請專利範圍第29項所述之半導體結構的形成方法°，刀其 在該第二基底和該遮罩層之間形成一墊層。 ^ 31·如申請專利範圍第29項所述之半導體結構的形成方法，其中更包 括：在該第二基底上形成-閘極介電層；在該閘極介電層上形成1極匕 在該閘極介電層與該酿_壁上形成—對_壁；在第二基底中二對間 隙壁的兩側分別形成一源極及一汲極區域。 Λ ~曰 32·如申請專利範圍第29項所述之半導體結構的形成方法，其中更包 括：在該第二基底上形成-第—閘極介電層，同時在魅體區域的該第1 基底上形成-第二閘極介電層；在該第—閘極介電層上形成—第一間極， 0503-Α31066TWFl/kingandchen 17 Ί302747 . 第94141650號申請專利範圍修正本 ' ^ 修正日期·· 97.5.27 -介電層上形成一第二閘極；在該第—閘極介電層與該第 :=ί形成一對第一間隙壁’同時在該第二間極介電層與該第 := 對第二間隙壁;以及在第二基底中該對第-間隙 = 源極及一没極區域’同時在第-基底中該對第二間隙 土的兩侧为別形成一源極及一汲極區域。 33. 如申請專利難第29項所述之半導體結構的形成方法，其中形成該 埋層絕緣層及該第二基底之方法，包括下列步驟：將 形成-第-熱氧化層；以該第—熱氧化層連接該第—基底無第二基= 將，第二基底進行化學機械研磨(CMP);將該第二基底加熱氧化形成一第二 熱氧化層，以及移除該第二熱氧化層。 34. 如申請專利範圍第29項所述之半導體結構的形成方法，其中該第— 絕緣材料是以高密度電漿製程(HDP)進行填充。 35_—種半導體晶片，包括： 一雙閘極區域，包括： 一雙閘極結構，包括： 第基底，具有一厚度大抵約小於30nm的埋層絕緣層； 一第二基底，形成在該埋層絕緣層之上； 複數個不含該雙閘極結構的主體區域； -第-絕緣輯，穿過該第二基底、該埋層絕緣層至該第_基· 以及 -， 一基底接點，形成在該第一絕緣區域中。 36·如申請專利範圍第35項所述之半導體晶片，其中該雙閘極區域的面 積與該主體區域的面積之比例大抵約小於〇·5。 37·如申請專利範圍帛35項所述之半導體晶片，其中更包括：在複數個 該雙閘極區域中的複數個該雙閘極結構，以及在該半導體晶片上該雙閘極 區域的總面積與該主體區域的總面積之比例大抵約小於〇·5。 。 0503-Α31066TWFl/kingandchen 18
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