TWI300927B - Thin film fuse phase change ram and manufacturing method - Google Patents

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TWI300927B TW095102361A TW95102361A TWI300927B TW I300927 B TWI300927 B TW I300927B TW 095102361 A TW095102361 A TW 095102361A TW 95102361 A TW95102361 A TW 95102361A TW I300927 B TWI300927 B TW I300927B
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Description

13〇〇927 故、發明說明： 【發明所屬之技術領域】 本發明係關於一種應用記憶體材料的高密度相變化記 憶體元件，包括硫族化合物（chalcogenide)材料或其他種材 料，以及關於製造這種元件的方法。 【先前技術】 以相變化為基礎的記憶體材料被廣泛的應用在讀寫光碟 上’這些材料有至少兩種固相，包括一般非結晶的和一般結晶 的固相。在讀寫光碟中，使用雷射脈衝讓兩個相之間彼此轉換 . ’並且在相變化之後讀取該材料的光學性質。 、 、，以相麦化為基礎的§己憶體材料，像是以硫族化合物為主的 材料和類似的材料，也可使用程度相當的電流來使積體電路產 生，變化。一般非結晶狀態具有比一般結晶狀態的電阻率高的 特徵，因而可較易於被檢測以顯示資料。這些特性有利於使用 • 可^式電輯料絲鮮揮發性記髓電路，而可被隨機存取 的讀和寫。 從娃旦上能ά—么钱」U、Λ丄α .».人
一短且高的電流密度脈衝去熔 作。 便是从一平父向電流操作，包括用一短 ’停止相變化 "F安定。把相 Ϊί破f結晶結構’ #機化材料快速冷卻之後
可藉由減少記憶體細胞巾相變化材料耕的大 發明說明書 __MacronixP940107 1300927 小以及兩個電極和相變化材料間接觸面積的大小，來降低這個 重設電流的強度，這樣便可達成電流絕對值小且密度較高的電 流流經相變化材料元件。
一發展趨勢是朝向形成小的孔洞在積體電路結構中，並且 使用少量的可控式電阻材料來填充這些小孔洞。發展這些小孔 洞的專利有· Ovshinsky，“Multibit Single Cell Memory Element Having Tapered Contact，” U.S. Pat· No. 5,687，112，issued November 11，1997 ; Zahorik et al·，“Method of Making Chalogenide[sic] Memory Device，’，U.S. Pat· No. 5,789,277, issued August 4，1998 ; Doan et al·，“Controllable Ovonic
Phase-Change Semiconductor Memory Device and Method of
Fabricating the Same，“U.S· Pat· No· 6，150,253, issued November 21,2000· 欲製造這種裝置的極小尺寸時會有問題產生，且欲符合大 規模記憶體裝置所需的嚴謹規格時，其變化過程也會產生問題 。因此希望能有小尺寸且重設電流低的記憶體細胞結構，以及 能符合大規模記憶體裝置所需的嚴謹製程變化規格之此種結 構的製造方法，更進一步期望能提供一製造過程和結構，使其 與同一積體電路的週邊電路之製造可相容。 【發明内容】 -相變化隨齡取記‘隨PCRAM裝£，朗於大規模 積體電路中。此技術包括：一記憶體元件，包含一有一頂端 的第一電極、有一頂端的第二電極以及一個在第一和 二電極之間的絕緣構件’該絕緣構件於第—電極二 電極頂端附近’在第-電極和第二電極之間有―厚/。、一& 發明說明書 JVtaeiOnixP940107 1300927 膜電橋越過該絕緣構件，在第一 絕緣構件形成-電極間路和 °和第一電極之間，穿過 ’路徑長度由祕.越·緣構件的電極間路徑
挎可被相傻赤链η习的寬度來決定。為易於說明，這個電 橋可被想像成類似保險絲的 $ I 個電橋並不像保險絲，它包含了二==疏體來况’适 鬼/瓜々llJ工該材料或於第一和篦一 便可誘導可逆轉換。苐一電極把加電壓’這兩個固相 相古變化記憶體材料的體積可以非常小，由絕緣構件的厚 ^ (X方向的路徑長）、形成電橋之薄膜的厚度（y方向）、以 的严、ΓΤΞί角之電橋的寬度(Z方向)來決定。絕緣構件
Silt 成電橋之記憶體材料的薄膜的厚度，由薄 術的具體實施來決定，該薄膜厚度不限於製造記憶 ，細胞日1用的兩方向製程。電橋的寬度也比一最小特徵尺 、F小’這個尺寸F在本發明的具體實施例中，在微影圖案 化材料層時使用_騎程巾會詳細。在一具體實施例 Γ使用光阻修整技術來決定電橋寬度，使用光罩模式來決 ^晶片上的-顯影光阻結構，該晶片即有該最小尺寸f，且該 光阻結構藉由等向侧來修整，達到—小於F的尺寸。此修 塾後的光阻結構便被用來顯影地將較窄的模型轉印到記憶體 材料層上。同樣地，其他技術也可在频電路上觀來形成 材料層的窄線。於是…結構鮮_變記題細胞，可達 成極小重設電流和低電力消耗量，並且易於製造。 在此所敘述之技術的具體實施例中，提供一記憶體細胞 陣列，在此陣列中，數個電極構件和其間的絕緣構件在積體 發明說明書 _MacronixP940107 1300927 電路上形成-電極層。該電極層有—頂端表面，在本發 成個實w种，其大致上為平面。數個對應 越 -對，極構件之__構件，該電極層的頂端表 ，使…讀電極層頂端表__電橋， 電極流向第二電極。 曰τα弟 在此所敘述之積體電路上電極層下方的電路，可被實施於 使用熟知技術，例如互補金屬氧化半導體技術（cm〇s)，作 為邏輯電路或記憶體_電路。在—實施例中，—絕緣元件， 例^晶體，在_對電極中至少—個第二電極的τ方有端點， 且在陣列中的記憶體細胞，—導體在此電晶體端點和第二電極 間形=通路。根據代表實施例，該電極層下方的電路包含複數 =偏£線’-第—端點H導體延伸在第二端點和記憶體 陣列電極層中的第-電極之間。此外，複數個字元線在電極層 下方的電路巾’複數個字元線與記憶體細胞之絕緣元件沿著陣 列中的各顺結合，如此—來字元線上之控繼號便控制著記 =細胞，沿著各列與複數個中的—個偏壓線相接。在一陣列 貫細例中，偏壓線被安排與陣列中的一對列前後相接，並且在 複數個絕雜置巾的—觸緣元件與前狀—對記憶體細胞 相連接，結合成複數個偏壓線中的一共有偏壓線。 ，樣地，在一陣列實施例中，電極層上方的電路包含複數 個偏壓線。在敘述有偏壓線位於電極層上方的實施例中，電極 =中作為記憶體細胞之第一電極的電極構件被共用，以致於一 單獨電極構件成為陣列中—縱列上的兩個記憶體細胞之第一 電極。同樣地，在一具體實施例中，偏壓線被安排沿著陣列中 發明說明書 _MacronixP940107 1300927 的縱列，和兩個前後相接的記憶體細胞，共用一接點結構與前 述之第一電極接觸。 、 同時也揭露一製造記憶體裝置之方法。此方法包含在含有 電路之基材上形成電極層，此電路為使用前段製程所製造。此 方法所製之雜層有-頂端表φ。為形成每—個機記憶體細 胞，該電極層含有一個第一電極和一個第二電極，以及一位於 第一電極和第二電極之間的絕緣構件。第一、第二電極和絕緣 構件’延伸至電極層頂端表面，且該絕緣構件在第一和第二電 極頂端表面之財-寬度，如±所述與婦記憶體細胞結構相 連接。此方法也包含在雜層頂端表面形成—記㈣材料電橋 ，在形成每一記憶體細胞時跨越絕緣構件。該電橋包含一記憶 體材料膜，有第-面和第二面，並以第—面與第―、第二電^ 接觸，該電橋界定了第-和第二電極間的路徑，跨越絕緣構件 且5路徑紐纟_構件的寬度來蚊。在此方法的實施例中 ’藉由於前述電橋上形成—微影圖案化導電層，製造—位於電 極層上的存取結構，並且在前述之第—電極 層 間形成接It。 的綠的實關巾，該雜層姑含下顺個步驟 在基材上形成一介電層； 層 在該介電層上形成一第一導電 第甘導電層上蚀刻一圖案，該圖案包含的區域介於基 材上的疊層包含介電層的剩餘部分及第一導電 層的剩餘部分，該疊層有侧壁； 發明說明書_1^(；1*〇1^?940107 1300927 在且層上开^成>ί則壁介電層，並且餘 在豐層側壁上形成侧壁間隔層； 冤層便… 層；=層、側壁間隔層和疊層之_域上形成-第二導電 用化學機械拋光或其他方式 表面露出作為_導:二 頂 ==¾ 幾個二製=製，中’記崎料電橋，由包含下列 在電極層頂端表面形成—層記憶體材料； 在該層記舰材料上形成_層電阻材料； 圖案化該層電輯料，使關鄕程來決定線條·， 6正條紋見度’使§己憶體材料層上的電阻材料線條較窄·， ，刻那些未被㈣線條電阻材料所保護的記憶體材料層 ，形成記憶體材料條紋；且 圖案化該記憶體材料條紋，來界定前述之電橋。 、此述之在相變讀體巾記憶體細胞所㈣的形成電橋之 方法在其他用&亦可被用來製造極小電橋。奈米科技裝置之 極小電橋結構所的除了相變材料，還有像是金屬、介電質 、有機物質、半導體等材料。 、 發明說明書 __MacronixP940107 10 1300927 【實施方式】 之詳峨㈣_和製造方法 料電=^基本結構，包含-記憶體材 -第二電㈣及介m含-第-電極12、 Μ。第一電極12及第t f第一電極之間的絕緣構件 ，1=]接4 及第一電極13分別具有頂端表面12a及13a 问樣地’絕緣構件14有頂端表面14a。在說明的實施例中 大】f中結構的頂端表面以、⑽ 表面，憶體材料電橋11則在電“之平 第此’第—電極及電橋11間之接觸，以及 弟一電極13及電橋U間之接觸係位於電橋u之底部。
圖=示記憶體細胞結構所形成之第—電極12、電橋U 電tH13之間的雜雜15。可吨行存取電路使第一 電極13在各種組態下接觸，來控制記憶體細胞 11 件藉由使用記憶體材料，可以按程序來設定電橋 化相之一’並可反向執行。舉例來說，使用一硫族 j(，alcogenide)為主的機記憶體材料，此記憶體細胞可 相對高㈣阻祕，使其錢親針至少一部份 政二ΓI与結晶狀態，且設定在一相對低的電阻狀態時，電流 路徑中大部分的電橋為結晶狀態。 田顯示位於電橋11中的活化通道16為材料導入的區域 魅少聽固相。可骑此活化猶16在所述結構 f Ik地極小，以降低引發相變化所需的電流強度。 圖4說明記憶體細胞10的重要尺寸，活化通道的長度L( 發明說明書_^^1*〇1^?940107 11 1300927
在X方向），係由第一電極12及第二電極13間絕緣構件14( 在圖中稱為通道介電質)的寬度所界定。在記憶體細胞實施例 中，藉由控制絕緣構件14的寬度來控制長度L。在不同的實 施例中，可使用薄膜沉積技術來建立絕緣構件14之寬度，以 在一電極堆疊之側邊形成一薄側壁介電質。因此，在記憶體細 胞實施例中，其具有小於100奈米的通道長度L;於其他實施 例中’有約40奈米或更少的通道長度L;在其他實施例中， 具有小於20奈米的通道長度。可以了解的是，若依其他特定 應用所需，可以使用如原子層沉積及其他類似的薄膜沉積技術 ，使通道長度L甚至小於20奈米。 同樣地’在記憶體細胞的實施例中，電橋的厚度rp(y方向 )可以非常小，可以使用薄膜沉積技術在第一電極^、絕緣構 件14及第二電極13的頂端表面建立電橋的厚度。因此，在記 憶體細胞的實施例中，電橋厚度T約5〇奈米或更少；於其他 實施例中，電橋的厚度T約20奈米或更少；在其他實施例中 ，電橋的厚度T約10奈米或更少。可以了解的是，若依其他 特疋應用所g ’可以使用如原子層沉積及類似的薄膜沉積技術 ^吏電橋的厚度T甚至小於1〇奈米，只要使得電橋的厚度足 夠長，得哺行其作為記㈣元件的目的，即具有至少兩固相 ，可藉由電流或施加電壓在第—電極及第二電極來轉換。 如圖4所*，電橋的寬度w(z方向)同樣地非常小。在最 2施例中實施使電橋的寬度w小於觸奈米。於一些實施 例中，電橋的寬度W約40奈米或更小。 一、 -射触-種你_，）、·)騎⑽，形成 發明說明書__MacronixP940107 12 1300927 週期表中的νι族部分。硫族化合物包含有多正電或自由基的硫 屬元素(chalcogen)之化合物。硫族化合物合金包含硫族化合物 與其他材料如過渡金屬之組合物。硫族化合物合金通常含有元 素週期表第六欄之一或多個元素，如錯(Ge)和鍚(Sn)。硫族化 合物合金常常包含銻(Sb)、鎵(Ga)、銦(In)及銀(Ag)之一或多種 。許多以相變為基礎的記憶體材料已被描述於技術文獻中，其 包含鎵/銻(Ga/Sb)、銦/錄(In/Sb)、銦/硒(In/Se)、銻/碲(Sb/Te) 、鍺/碲(Ge/Te)、鍺/錄 /蹄(Ge/Sb/Te)、銦 /錄 /碲(In/Sb/Te)、鎵/ 硒/碲(Ga/Se/Te)、錫/錄/碲(Sn/Sb/Te)、銦/銻/鍺(In/Sb/Ge)、銀/ 銦/銻/碲(Ag/In/Sb/Te)、鍺/錫 /銻/碲(Ge/Sn/Sb/Te)、鍺/銻/硒/碲 (Ge/Sb/Se/Te)及碲/鍺 /銻 / 硫(Te/Ge/Sb/S)。在鍺 /銻 /碲 (Ge/Sb/Te)合金一族中，一大範圍内的合金組合物是可以使用 的，此組成物可以是TeaGeiSb備，一研究員曾說一最好用 的合金，碌(Te)在沉積材料中之濃度最好低於7〇%，典型小於 60%，一般範圍在23%至約58%，且較佳為具有48%至58% 的碲(Te)。鍺(Ge)在材料中的濃度約5%以上，且範圍從約8〇/〇 至30%，一般仍會低於50%。最佳的情況是鍺(Ge)的濃度從約 8%至約40%。在此組成物中的其餘主要建構元件為銻(sb)。 這些比例為在建構元件的原子總量百分比中原子所占的比例( 見Ovshinsky專利號’112，第1〇·11攔）。由另一研究員所估計 的特定合金包含 Ge2Sb2Te5、GeSb2Te4 及 GeSb4Te7_b(^m Yamada發表於5P/五第3109期，第28-37頁(1997)之「高資 料記錄速度的鍺-録-碲相變化光碟機之潛能(”p〇tential Μ Ge-Sb-Te Phase-Change Optical Disks f〇r High^Data-Rate Recording”)」。一般而言，一過渡金屬，如鉻(Cr)、鐵(Fe)、鎳 ⑽、銳(Nb)、艇㈣及銘(Pt)及其混合物或合金可以與錯觸/ 發明說明書_^^1'〇1^?940107 13 1300927 碲(Ge/Sb/Te)組合，以形成具有可程式規劃的電阻特性之相變 ，金’其可用的記憶體材料的例子係說明於〇vshinsky專利 號’112 ’第10-11攔中，在此參考之。 >相變合金可以在材料為—般非結晶固相之第—結構狀態 及，憶體細胞之活化通道區域中，局部之材料為—般結晶固二 f第二狀態間轉換，這些合金至少是雙穩定(bistable)。「非結 晶」一詞在此係指一相對不整齊的結構，較單一結晶無次序， 八了知之特>ί政如相較於結晶狀態具有較高的電阻。「结晶」在 此係指-姉贿的㈣，較非結晶結構整齊，其可知之特徵 =相較於非晶狀態具有較低的電阻。相變材料典型地可在跨越 70全非結晶及結晶的狀態間光譜的局部區域，以電性的方式在 不同而可偵測的狀悲間轉換。受非結晶相及結晶相變化影響的 其他材料之特徵包含原子價數、自线子密度及活化能。材料 了月，轉換至不同的相或轉換為兩種或多種固相之混合狀態中 ’形成介於完全非結晶相及完全結晶相間之間的灰色程度，而 材料之電性也可能因此而變化。 相，合金可以藉由使用電子脈衝讓其從—她態變為另 ▲相狀悲。已經可觀察到較短、較高振幅脈衝傾向將相變材料 變為-般非結晶狀態，而較長、較低振幅的脈衝傾向將相變材 料I:為一叙結晶狀悲。對於較短、較高振幅脈衝，其能量高到 足夠使，晶結構之鍵結斷裂，且網足以避免原子重新編組成 結晶狀態。可以決定適當的脈衝輪廓，無須過度的實驗，特別 適於特定的機合金。在下賴露之m紐料是指gst ，而且可理解為其他種類的相變材料也可被使用。描述於此且 用於相變記憶體(PCRAM)實施之可用材料為。 圖5描述一相變記憶體細胞之結構。該細胞形成於半導體 發明說明書 _MacronixP940107 14 1300927 f材20之上。如淺溝渠絕緣體阳介電層( 構，隔_-列的-對記憶體細胞存取電晶體，此存)取電= 係由P型基材2〇中作為共同源極區域的n型 =、及 極區域之p㈣極25及27 _成。多晶料元 形成存取電晶體的間極。一介電填充層(未 ，字元線上，此料瞧之結構，包她 28及形成的栓塞結構29及3G。此導電材 ，，及適於栓塞及線結構之組合物。共同源極線二源= ^翻，且沿_巾之解為制雜線。此 f 30 /刀別與沒極電極25及26接觸。填充層(未顯示）、丑同 3、ίίΛ栓塞結構29及3G具有大致平坦的頂端表面，適 於形成電極層31。 、3電極層31包含電極構件32、33及34，各自以絕緣構件 =隔’，緣構件包含如下描述之側壁製程所形成之拇搁 及35b及底部39。在一實施例中，底部39可較結 構實蝴中之柵欄35a及35b厚，且分隔電極構件％與 源極線=8。舉例來說，底部可以具有如8〇至14〇奈米厚，而 栅，則窄許多，如所需地降低源極線28及電極構件33之間的 電谷匹配。於一實施例中，栅攔35a及35b包含位於電極構件 32、34侧壁的薄膜介電材料’其在電極層31之表面有一厚产 ，將由側壁上的薄膜厚度決定之。 又 讀體材料如GST的一薄膜電橋36，覆蓋在橫跨拇搁構 ㈣二二t之電極31上’形成-第-記憶體細胞’而記 =體材枓如GST的一薄膜電橋37，覆蓋在橫跨拇棚部说之 則上之電極31上’形成-第二記憶體細胞。 電真充層(未顯示)覆盍在薄膜電橋36、37上，此介電 15 發明說明書__1^〇*(>11丨处94() 1 〇7 1300927 填充層包含一氧化石夕、一聚亞醯氨、氮化石夕或其他介電填充材 料。在實施例中，此填充層包含對於熱及電性而言相當佳的絕 緣體，提供電橋對熱和電之絕緣。鎢栓塞38與電極構件33 接觸。一圖案化導電層40包含金屬或其他導電材料，並包含 在一陣列結構中的位元線，覆蓋於介電填充層上，且與栓塞 38接觸，以對應於薄膜電橋36及薄膜電橋37，建立記憶體細 胞之存取。 圖6顯示上述圖5之半導體基材層2〇之結構的規劃設計 I 圖、。子元線23及24配置為沿著那些陣列中的記憶體細胞，大 致平行於共同源極線28。栓塞29及30分別接觸半導體基材 中的存取電晶體之電極及電極構件32及34。記憶體材料之薄 膜電橋36及37覆蓋在電極構件32、33及34上，且絕緣柵欄 35a、35b分隔電極構件。栓塞38接觸電橋36及37間之電極 構件33及圖案化導電層40中的金屬位元線41下方(圖6中透 ，部分）。金屬位元線42(非透明部分)亦於圖6中指出，以強 調本結構之陣列設計。 | 在操作時，可藉由對字元線23施加一可控式信號以完成 對應於電橋36存取記憶體細胞，字元線23透過電極25、栓 塞及電極構件32，而連接共同源極線28及薄膜電橋36。電極 ，件33藉由接觸栓塞而與圖案化的導電層40連接。同樣地， 藉由對字元線24施加一可控信號以完成對應於電橋37存取記 憶體細胞。 姓可了解的是有多種材料可用於實施說明於圖5及圖6中的 結構。舉例來說，可以使用金屬化銅。另一金屬化的類型，亦 了使用包含銘、氮化鈦及鶴為主的材料。也可以使用非金屬、 導電材料，如摻雜的多晶矽。在說明的實施例中，較佳的電極 16 發明說明書 _MacronixP940107 1300927 材料為氮化鈦(ΉΝ)或氮化鈕(TaN)。電極也可能是氮化銘欽 (TiAIN)或氮化銘鈕(TiAIN)，或可能包含進一步的例式··選自 鈦(ΊΪ)、鶴(W)、！目(Mo)、銘(A1)、组(Ta)、銅(Cu)、翻(pt)、銥 (Ir)、鑭(La)、鎳(Ni)、釕(RU)及其合金所組成之群組之元素: 電極間之栅攔部35a、35b可能為矽的氧化物、矽的氮氧化物 、氮化石夕、二氧化二銘或其他低介電常數(l〇w K)的介電質。 電極間之絕緣層可能包含選自矽(Si)、鈦(Ti)、鋁(A 丁 、氮(N)、_、碳(Q之-或多元素。 )“Ta) 圖7為記憶體陣列之示意說明，其可一並參照前述之圖5 及圖6來實施。因此’圖7之元件的元件代號與圖5及圖6 之結構的元件相配。可以了解的是圖7所述之陣列結構可以使 用其他記憶體細胞結構來實施。在圖7的示意說明中，共同源 極線28、字元線23及字元線24大致在y方向平行排^。位 元線41及42大致在X方向平行排列。因此，在方塊衫中的 一 γ解碼ϋ及-字元線驅動n與字元線23、24連接，在方塊 46中的- X解碼器及一組檢測放大器與位元線4ι及相連 接。共同源極線28與存取電晶體50、51、52及53之源極電 極連接。存取電晶體50之閘極閘極與字元線23連接。存取電 晶^之閘極與字元線24連接。存取電晶體％之問極與字 t 接。存取電晶體53之閘極與字元線24連接。存取 源極與電橋36之電極構件32連接，其之後將與 之雪連接。相同地，存取電晶體51之源極與電橋37 34盘你Λ33連接’其之後將與電極構件34連接。電極構件 元绩、卜41連接。為了圖示說明，電極構件34圖示於位 開位置。可以了解的是在其他實施例中，分開的電 7以用在分開的記憶體細胞電橋。存取電晶體52及53 發明說明書 _MacronixP940107 17 1300927 二2上連接。可見到共同源極線28 由兩列的讀體細胞所共用，此處之列為圖中的γ方向。相 同^構件34由_中—行的兩個記 此處之行為圖中的X方向。 ^ =8為根據本發明之—實施例，—賴電 。積體電路74包含位於一丰導髀其从你兩㉝j
，體、、、田胞所實_-記憶體陣列⑹。—列解碼器61與複數個 字兀線—62連接’且沿記憶體陣列6〇的列排列。一行解碼器 63，複數個位兀、線64連接，且沿記憶體陣列6〇白勺行排列， 以讀取及程式化來自_ 6G中多個閘極記憶體細胞之資料。 在匯排流65上減位置綺解端63及贿碼$ 61。在方 塊66中的檢測放大器及資料輸入結構藉由資料匯排流^而與 行解碼H 63連接。從積體電路75上之輸入/輸出璋通過資料 輸士線71，或從其他資料麵内部或外部至積體電路75，而 將資料提供至方塊66之資料輸人結構。在說_實施例，在 積體電路上也可以包含其他電路，如—般目的的處理器或特定 =的的應用電路，或提供晶片上系統功能之模組的結合，其中 ，片上系統功能係由薄膜熔絲相變記憶體細胞陣列所提供。將 資料方塊66的檢測放大器資料經由資料輸出線72提供給積體 電路75上之輸入/輸出埠，或給其他資料目標於内 積體電路75。 實施在本例中的控制器係使用偏壓配置狀態機器69,以 控制施加偏壓配置供應電壓68，如讀取、程式化、抹除、抹 除確認及程式化確認電壓。可以使用習知技述中所知之特定目 的邏輯電路來實施此控制器。在另一實施例中，此控制器包含 般目的處理器，可能可以實施於同一積體電路上，其可執行
I 18 發明說明書_MacronixP940107 1300927 一電腦化程式以控制元件的操作。於另一實施例中，將特定目 的的邏輯電路與一般目的的處理器結合，可以用於實施控制器 0 圖9說明在一實施例中，前段製程後之結構99，對應於 圖7所不陣列中的位元線、源極線及存取電晶體，形成標準互 f式金屬氧化半導體結構(CMOS)。在圖9中，源極線1〇6覆 蓋在半導體基材中的攙雜區域上，其中攙雜區域1〇3係 對應於圖中左側第一存取電晶體之源極電極及圖中右側之第 一存取電晶體。在此實施例中，此源極線1〇6延伸至結構 之頂端表面。於另一實施例中，此源極線並未延伸至表面的各 個方向。攙雜區域104對應於第一存取電晶體之汲極電極。 ，含多晶矽107及矽化金屬罩蓋108的字元線作為第一存取電 晶體的閘極。介電層109覆蓋在多晶矽1〇7及矽化物覆蓋材料 1〇8。栓塞no與攙雜區域刚接觸，且提供至結構99之表 ，的一導電途徑，供下述之記憶體細胞電極接觸。藉由攙雜 區域105來提供第二存取電晶體之汲極電極。包含多晶矽線 111及矽化物覆蓋材料(未標示)的一字元線作為第二電晶體的 ，極。栓塞112與攙雜區域105接觸，且提供至結構99之頂 端表面的一導電途徑，供與下述之記憶體細胞電極接觸。絕緣 溝渠101及102將連接至栓塞110及112的兩電晶體結構從相 鄰的兩電晶體結構分隔。在左側顯示字元線多晶石夕117及栓塞 114。在右側，顯示字元線多晶矽118及栓塞113。說明於圖9 之結構99提供一基材供形成記憶體細胞組件，其包含第一及 第二電極，及記憶體材料電橋，將於下詳細描述。 圖10說明此製程的下一個階段，其中在結構99之表面形 成包含氮化矽或其他材料之薄介電層120。然後一導電材 19 發明說明書—MacronixP940107 1300927 層121，如氮化鈦之層形成於介電層12〇之上。 圖11A及圖11B說明此製程的下一個階段，圖案化導電 極層121及介電層120以在結構99的表面介定電極堆疊13〇 、131及132。在此實施例中，藉由一光罩微影步驟界定電極 堆疊，包含產生一圖案化光阻層，後續進行習知技術的尺寸測 量及確認步驟，以及之後蝕刻氮化鈦及氮化矽，以形成層121 及層120。此堆疊結構具有側壁133及134。 圖12說明此製程的下一個階段，在堆疊13〇、131、132 的側壁形成介電側壁140、14卜142及143，此步驟藉由在堆 疊及堆疊的侧壁形成一薄膜介電層(未顯示），之後進行非等向 性蝕刻此薄膜介電層，以移除堆疊間及堆疊表面的薄膜介電層 ，剩下位於侧壁上的薄膜介電層。在此製程的實施例中，用二 形成侧壁140、141、142及143的材料包含氮化矽及其他介電 材料，如二氧化矽、氮氧化矽、氧化鋁及類似者。 圖13 #兒明此製程的下一個階段，在堆疊削、⑶、出 及侧壁140、141、142、143上形成一第二電極材料層15〇。 此電極材料層150包含氮化鈦或其他適當的導電材料，如氮化 鈕、鋁合金、銅合金、摻雜的多晶矽等。 圖14說明此製程的下一個階段，餘刻並平坦化 材料層！50、侧壁140、⑷、142、143及疊層13〇、^、132 ，以在結構99提供的基材上界定一電極層。研磨製程的實施 例包含化學機械研磨製程，之後進行習知技術中的擦拭清潔及 液體或氣體清潔步驟。此電極層包含電極構件16〇、161 /j62 ，以及介於其中的絕緣構件163及164。在此說明的實施例中 該電極層具有大致上平坦的頂端表面。如所揭露的實施例， 發明說明書__MacronixP940107 1300927 可能使用不同的材料。 例中’電極構件及絕緣構件 了頁端^\說日"1此製程的下—倾段’在電極層之大致平挺的 成相變式記憶體材料之薄膜層携。此記憶體: 約攝氏25G度使用無須料的賴沉積。如此當使用 ^^Te5作為相變記憶體材料時，將產生具有約⑻奈米
膜層。倾他含顧整個邮至平㈣表面上g 太度。在一些實施例中，此薄膜層170具有小於⑽ j的^度’錄佳為4〇奈米歧少。在記紐元件 例，，薄膜層Π0具有小於20奈米的厚度，如ω奈米。在形 成薄膜層170之後，形成-保護罩層m。此保護罩層i7i包 含在薄膜層m上職溫_之二氧切或其他介電材 料。此保護罩1171較佳為良好電絕緣體及良好熱絕緣體，且 保護記憶體材料以免於之後的步_損害，例如可能損害材料 的光阻剝除步驟。此製程包含使用低於約攝氏2〇〇度之製程溫 度，形成低溫内襯介電層，如氮化矽層或氧化矽層。亦可使用 其他適當的製程如使用電漿加強式化學氣相沉積(PECVD)形 成二氧化矽。在形成保護罩層171之後，可以使用較高溫的製 程’如高密度電漿(HDP)化學氣相沉積(CVD)來形成一介電填 充層於記憶體材料上。 、 圖16A及圖16B說明此製程的下一個階段，在一光罩微 影製程中形成且圖案化一光阻層180,以在薄膜層ι7〇及保護 罩層171上界定條紋180a、180b。如圖16A所示，絕緣構件 163及164在光阻條紋180a、180b之間露出。根據所應用的 顯影製程，將形成儘可能窄的光阻條紋。舉例來說，條紋之寬 21 發明說明書 __MacronixP940107 1300927 度與顯影製程所用之最小特徵尺寸F相等，其中在目前光罩 微影製程中，製程的最小特徵尺寸可能在〇·2微米(2〇〇奈米） ’ 〇·14微米或0.09微米的等級。很明顯當微影製程晉升時， 製程的實施例可能適於更窄的最小特徵尺寸。
圖17A及圖17B說明此製程的下—個階段，將圖中 的光阻條紋18(^、1801>修整，以形成較窄光阻條紋19〇&、19% :如圖17B所示，此修整後光阻190較圖16B中的光阻層18〇 薄。在一實施例中，使用反應性離子蝕刻製程或其他方^之非 等向性侧來修整光阻條紋。餘刻將光阻條紋修整為更窄的線 寬。較窄光阻條紋190a、190b之實施例為少於1〇〇夺米寬。 在其他實關巾，較窄光阻條紋19()a、娜為4()奈米:戈更 的見度。光阻的修整傭由使用-氧化電絲進行非等向性餘 =光阻’如在0.09微米(90奈米)的最小特徵尺寸微影製程 %境下，修整光_寬度及厚度至約為4()奈米4另 2中，將-硬遮罩層’如氮化料二氧化_低溫沉積層置於 ㈣底部，⑽免絲_雜雜間，_損害記憶 圖脱及圖18B說明此製程的下一個階段，將較窄光阻 條紋190a、190b作為蝕刻遮罩，餘刻記 以微影的方式界定記憶體材料的條紋 = 構件163、164職層的電她f文施、2_跨越絕緣 ^ 人 的軍極構件。記憶體材料的萝裎之眚 施例包含-GST硫族化合物為主的材料，且以如 為主的反應性離子蝕刻製程予以蝕刻。 ”為或齓 層G 211’以界定光阻結構2伽、21%、皿 發明說明書 _Macixmi}cP940107 22 1300927 、211b、212a及212b。此細胞結構對應於記憶體細胞，將於 下詳述。此細胞結構較記憶體材料之條紋2〇〇a、2〇〇b寬，這 是因為其寬度等同於在製程中使用微影製程，如光罩式微影製 程所達到的，且無修整的寬度。因此，在一些實施例中，此寬 度等同於形成此層所使用之微影製程之最小特徵尺寸F。 圖20A及圖20B §兑明此製程的下一個階段，光阻結構u〇a 、210b、211a、211b、212a及212b作為蝕刻遮罩，藉由蝕刻 溝渠225、226至結構99中的絕緣介電結構，以界定細胞結構 > 220a、220b、221a、221b、222a 及 222b，且在細胞之行間的 溝渠227垂直於字元線。此細胞結構22〇a包含第一電極構件 215、第二電極構件216及第三電極構件217。絕緣構件163 分隔第一電極構件215及第二電極構件216。絕緣構件164分 隔第一電極構件215及第三電極構件217。記憶體材料電橋218 覆蓋電極構件215、216及217及絕緣構件163、164，以在結 構220上建立兩個記憶體細胞。 圖21說明此製程的下一個階段，有平坦頂端表面的介電 | 填充層230在電極結構上形成，且將其間之縫隙及溝渠填充。 在一實施例中，此填充層230係由高密度電漿(HDP)化學氣相 沉積(CVD)所形成，之後以化學機械研磨及清洗。此介電填充 層可能包含矽的氧化物、矽的氮化物及其他絕緣材料，較佳微 具有良好的熱絕緣及電絕緣特性。 在一些實施例中，提供一結構供電橋之熱絕緣，除了有或 可代替介電填充層。在一實施例中，在介電層填充前，藉由在 電橋(218)上及選擇性地在電極層上提供一熱絕緣材料之罩蓋 層以形成熱絕緣結構。熱絕緣材料層代表性的材料包含元素石夕 (Si)、碳(〇、氧(〇)、氟(F)及氫(H)的組合物。可用於熱絕緣罩 23 發明說明書 __MacronixP940107 1300927 蓋層的熱絕緣材料之候選者包含二氧化矽、硅碳氧化物 (SICOH)、聚醯胺及碳氟聚合物。其他可用於熱絕緣罩蓋層的 . 熱絕緣材料之候選者包含氟化二氧化石夕(fluorinated Si02)、倍 半矽氧烷(silsesquioxane)、聚亞芳香醚(Pdyarylene ether)、聚 • 對二甲苯(Parylene)、氟聚合物(fluoro-polymer)、氟化非晶矽碳 (fluonnated amorphous carbon)、類鑽碳(diamond like carbon)、 中孔徑矽土、多孔倍半矽氧烷、多孔聚亞醯胺及多孔聚亞芳香 醚。在其他實施例冲，此熱絕緣結構包含，在電橋218上形成 • 之介電填充層中之氣體填充(gas-filled)縫隙，以供熱絕緣。單 層或多層皆可作為熱絕緣及電絕緣體。 圖22A及圖22B說明此製程的下一個階段，通過記憶體 材料及填充材料，蝕刻介電層230至電極材料以形成通道(未 - 顯不）。此通道蝕刻製程可能為對填充及記憶體材料進行單一 - ，荨向性敍刻，或分為兩步驟，先以第一敍刻化學餘刻填充材 料’、再以第二钮刻化學蝕刻記憶體材料。在形成通道之後，以 鎢或其他導電材料填充通道，以形成接觸電極結構中之第一電 _ 極構件(如電極構件215)的栓塞240、241及242，以供電極層 上具有電路的之電通訊。在製程的實施例中，此通道與習知技 術中的擴散阻障層且/或黏著層對齊，且以鶴或其他導電材料 填充。之後此結構藉由化學機械研磨予以平坦化並清潔之。最 後，實施一「清潔(clean up)」蝕刻，產生的結構便可被清潔 〇 圖23說明此製程之下一個階段，在填充層上形成與检塞 接觸的圖案化導電層250，提供位元線及其他記憶體元件之導 體’產气圖5所說明及描述之結構。在製程的實施例中，使用 銅合金触金屬化製程，其巾沉積氟树卿SG)於暴露的表 1 24 發明說明書 JVIacronixP940107 1300927 面，之後依所需在圖案中形成光阻 。實施酬，以移除暴露的！:即挪九阻層 層(seed㈣於圖案中。玻之後沉積魄及晶種 電鑛後，獅退火步驟，接著為研磨步驟。於其他實=中在 可以使賴料^崎錢其他t知猶㈣金屬m ?4士至圖24E說明另1磨圖13之 之結構的製程。如圖24A所示，圖B之結構係由一填充層26〇 ，如電阻或多_所覆蓋，其覆蓋第二電極材料層上充圖曰3 亦說明餘對記倾_外週輕路的鶴。尤其是除了 電路由任-侧邊所覆蓋之外，第一電極材料層261覆蓋週邊^ 路。同樣地，填充層260覆蓋層26卜 圖24Β說明此流程的下一個階段，藉由化學機械研磨及 其方法侧及平坦化填充層，直到跨越_及周邊電路的 第二電極材料層150之頂端27〇、272，並在第二電 150之突出部分間留下填充構件271。 θ *圖24C說明此流程的下—個階段’選擇性地非等向性回 蝕第二電極材料層（此例為氮化鈦)至約所期待的電極層之表 面的程度’並留下填充構件271及電極㈣的毛邊於填^構^ 的側邊及絕緣構件之上。之後，如圖24D所示，此填充材料 被選擇性地钱刻，並留下毛邊29〇、291、292在第二電極材料 中。 圖24E說明此流程的下一個階段，實施化學研磨步驟以 平坦化此結構，留下實質上平坦表面300於陣列區域中及留下 實質上平坦的表面於邊緣區域中，如圖14之結構。圖14所使 用的元件符號與圖24E之結構所包含之元件符號相似，在此 25 發明說明書—Macr〇nixP940107 1300927 不再贅述。 參考形成電極結構及記憶體材料電橋的圖16A、16B至圖 20A-20B ’圖25A-25B和圖26A-26B說明另一技術。顯示於 圖25B之結構包含有半導體基材中的源極區域1〇4、1〇5之前 段存取電路組件、在半導體基材中的共同源極區域1〇3、覆蓋 在半導體基材中的通道之字元線1〇6、1〇7、接觸共同源極區 域103的金屬源極線in，以及延伸在電極層中記憶體細胞的 源極電極104、105及第二電極之間的接觸栓塞11〇、112，於 以上已詳細描述。根據說明的製程，電極係在電極層圖案化， 且s己憶體材料電橋係在自我校準製程中圖案化。因此，在圖 25A-25B的製備步驟中，參考前述之圖14或其他方法形成電 極層。在此步驟中的電極層包含第一電極構件4〇〇，其在條紋 中沿基材週邊延伸至在絕緣構件的底部4〇1上排列的頁。同樣 地，在此階段的電極層包含兩個第二電極構件4〇4、4〇5，其 在平行的條紋中沿基材週邊至延伸至絕緣栅攔4〇2、4〇3外的 頁，且以其分隔第一及第二電極構件。在形成電極層之後，參 考圖15所述，形成圯憶體材料層406及保護罩蓋層407。接 下來如所述，沉積並圖案化光阻層4〇8，以界定兩記憶體細胞 組(圖25A)的圖案，其在中心包含由構件4〇〇所形成的第一電 極，以及構件404所形成在左側的第二電極，以及由構件4〇5 所形成在右側的第二電極。使用說明於圖25A之圖案，蝕刻 罩蓋層407、記憶體材料層408及電極層以界定堆疊了其中留 下的部分電極層(404、400、405)係與記憶體材料層4〇6對齊 〇 圖26A-26B所述之下-個步驟，實施光阻修整製程，為 等向性地_圖25A的光阻撕，以形成較雜刻遮罩4〇9 26 發明說明書 _MacronixP940107 1300927 於記憶體材料層及保護罩蓋層407 _L。 404、405自我校準。 圖27A-27B所述之下-個步驟，根據較钱刻遮罩— 而餘刻罩蓋層407及記麵材料層4%。之後將光阻剝除 下記憶體機之雜，其具有讀錢紅與電件4〇〇、 所述之製程可用於其他上下文中產
圖 25A_B 到圖 27A-B 生自我校準窄線結構。
可將其他技術、自對準、讀影電橋實施在所有圖 28A-28B至圖33的描述中。圖28A姻說明此製程的第一步 驟，相似於圖25A和圖25B說明的步驟。相同的元件符號可 以使用，不再贅述其組件。在圖28A德中，將此透視圖展 開，以顯示記憶體細胞對中的絕緣構件42〇、421，及說明光 阻圖案408中的代號。因此，如所示，此光阻層係使用微影製 程圖案化轉定在電極層上之記，隨材料電橋的部分。 在下-個步驟，如圖29A_29B所示，使光阻圖案4〇8經 等向性働m修整其寬度為更窄的_ 。接著，餘刻記憶 體材料層4〇6及罩蓋層407,而以圖案獨所界定之更窄的 刻遮罩保言蒦，且將光阻剝除，留下如圖3〇A_3〇B所示之結構 〇 如圖30A-30B所示，包含記憶體材料層436及罩層437 的堆叠之窄橋，係位於第一電極構件彻之上，且第二電極構 件402位於其左侧，而第二電極構件4〇5位於其右側。此橋 伸跨越絕緣構件404及403。 在下一個步驟，如圖31A_31B所示，側壁結構438形成 於記憶體材料436及罩蓋層437之堆疊上，其係藉由沉積如氮 27 發明說明書—MacronixP94〇 1 〇7 1300927 化矽之材料層於基材上，及之後非等向性蝕刻此層，留下側壁 =8。記憶體材料436及罩層437之堆疊與側壁438結合而形 、電極層之一新的蝕刻遮罩，此電極較電橋寬且與之自我校準 〇 ，如圖32A-32B所示，使用此侧壁蝕刻遮罩以蝕刻電極層 二移除材骸介電填充層且訂f極層之雜結構，其與 乍记憶體材料電橋、以及絕緣構件4〇3和4〇4自我校準。 如圖33所示，使用一介電填充441於結構上，將電極結 構間的溝渠及記憶體材料電橋填充。產生的結構可用於形成接 觸電極層之通道及栓塞的製程及金屬化。 图34A MB至圖46說明另-實施在電極層上之記憶體材 料電橋的製程，其基於鑲紐術，可崎免記鐘材料暴露在 光阻和光阻剝除製程。第一鑲嵌技術係由圖3偏牝所開始 之製程予以說明。圖34A_34B說明圖丨 、;構(標示為贿…㈣2,42。、421)且4極== ^-電極構件400，且第二電極構件撕於其左，第二電極構 件405於其右，其在條紋中沿基材週邊至頁延伸，如前所詳細 描述。根據鑲紐術的第—實施例，如二氧化梦的介電層5〇〇 形成於電極層上，且如氮化_罩層5G1覆蓋介電層5〇曰〇。將 J阻5。2圖案化以界定溝渠之位置观，使其在層、5〇ι ^刻’並暴露罩層5〇1的表面且橫跨記憶體細胞的絕緣桃 欄 402、403。 在下-個步驟，說明於圖35A_35B，_層5〇〇、5〇1且 將光阻剝除’留下溝渠於層5⑻及5〇1，且延伸至電極層的 面。 28 發明說明書 __MacronkP940107 1300927 接著，如圖36所示，以選擇蝕刻介電層5〇〇之 第圖35B的結構，在介電層5〇〇中的側壁507之上留^罩^ 5〇1的突出物。二氧化石夕層5〇〇與氮化石夕層5〇1的選擇性^ 例如可包含，將之浸在稀釋或緩衝喊氣酸(HF)中。^ 圖37所示，在結構上沉積一記憶體材料層，在溝渠中^ 紋508及位於罩層501上的層5〇9。因為有突出物鄕，使得 記憶體材料層不會形成在侧壁5〇7上。
在下-個步驟，將罩層5〇1頂上的記憶體材料的部分_ 及ff5G1移除’且將縣时電材料填纽覆蓋記憶體材料 之條、、文507，且平坦化結構以形成如圖％所示之介電層犯 。圖39A-39B說明下-個步驟，其中將光阻塗佈於介電^ 512 上，且圖案化以界定第-電極514、第二電極515、516及 電橋51卜513的佈局。根據光罩52〇之圖案而餘刻 二電填充42〇下方的介電層512、記麵材料及電極金屬層。 實把之後的步驟以填充環繞電極所產生的溝渠、形成第一電極 似』的。接觸以及形成位元線位於此結構上方，如圖η。3所示 之製程。 圖40說明械記鋪频電橋的麵紐術的起始 …驟。此製程開始於形成前段結構(標示為1〇3_1〇7，HO· 丄42二、42”及有第-電極構件4〇〇，第二電極構件撕於其 工，苐二電極構件405於其纟，其在條紋中沿基材週邊垂直ς 伸^頁的電極g，如前所詳細描述。在此實施例中，在電極層 上沉積多晶矽的犧牲層450或其他材料。 如圖41A_41B所示，塗佈一光阻層且圖案化以界定遮罩 5卜二位於將由電極構件彻、.、4〇5形成的電極結構之 上。之後等向性侧此光阻層以形成較窄遮罩結構极，如圖 發明說明書_1^〇*〇1^处940107 29 1300927 42A-42B所示。此較窄遮罩結構452之後作為蝕刻遮罩，以在 電極層上界定更窄的犧牲材料之犧牲電橋453，如圖43A-43B 所示。 之後，在犧牲電橋453上施加一側壁結構454，其作為電 極層中電極結構之蝕刻遮罩，其包含電極構件400、404、405 ，及絕緣構件402、403。
圖44A-44B說明餘刻電極層的結果，其使用由犧牲電橋 453及侧壁454所形成的蝕刻遮罩，產生介電填充44〇下的溝 渠455，且隔離電極結構。在蝕刻之後，將犧牲材料電橋453 移除，留下侧壁結構454,且在此技術中在溝渠455中形成覆 蓋侧壁結構454的記憶體材料層460，如圖45所示。 如圖46所示，研磨產生的結構以移除層46〇之頂部，留 下電極結構上的部分461及溝渠455中的部分462。實施一介 電填充層464且將其平坦化以形成如圖46的結構，其可用於 形成通道、接觸栓塞之製程及金屬化，如前所述。 圖47至圖54A-54B說明在基材上形成金屬窄線的另一技 術，如此所述，其可用於製造電極層上的記憶體材料電橋。如 圖47所示，此製程起始於提供具有材料層6〇1，如前述之記 憶體材料的基材600。層601可能包含一罩蓋層。一犧牲層6〇2 =成，6〇1上，其材料如二氧化石夕、氮化石夕、多晶石夕及類似 在犧牲層6G2 ±提供-侧遮罩 實施财，如騎述之製造記㈣材料電橋，侧 ^被界定—具有垂直胃面的寬度，此寬度等同於電極 =的材枓的的長度。此餘刻遮⑽3 犧牲層6〇2截刻的 /月心且之後被剝除’以形成圖48所示之結構，其中層繼 發明說明書__MacronixP940107 30 1300927 具有由敍刻遮罩603界定圖案的犧牲層6〇4，並具有一突出物 605 〇 /圖49顯示下一步驟，在圖案化犧牲層6〇4上和層⑼1上 三形成-材料如氮切、二氧化料多晶石夕之側壁層_。接 著’如圖50所示，非等向性餘刻侧壁材料606且選擇性地形 成側i 607之後餘刻層鑛，其係使用與側壁敍刻的相同餘 刻步驟或使用其他具選擇性钕刻化學的餘刻暴露，對層術 及其有的任何罩蓋層餘刻，停在基材_上，使得層觀的尾 = 6^8係在侧魏構’的下方，且延伸越過圖案化犧牲層 604中的突出物6〇5。 輔m示下一個步驟，層609 ’其材料如用於形成侧壁 …構607的材料，形成於產生的結構之上。接著實施平坦化技 術，以移除覆蓋在犧牲層604上的部分層_，並暴露犧牲層 604的表面61〇，如圖52所示，以繼續後續的侧步驟。如所 不’在層609所包含之材料實質上併在層_仍存在的部份中 ’層601的尾端608係位於留存的側壁的下方。沉積及平坦化 319之ί驟可以選擇性地略過’且根據圖53所述移除犧牲 層604之後，留存側壁結構6〇7作為遮罩。 會f 53說明選擇性餘刻犧牲層604、留下側壁結構607且（ 選擇性地)留下部分層6〇9之結果，其中層6〇1在側壁下延伸 ，該側壁在層009留存部分之邊緣上。 圖54A-54B說明由侧壁遮罩技術形成材料窄、線的下 :個步驟。在移除不被材料層_保護的層601後，圖54A =層609與材料薄，線，從邊緣下方之層6〇1的俯視圖 實上匕疋在層609之邊緣下方，如圖54B所示）。 發明說明書_1^〇*〇11砂940107 31 1300927 圖54B說明一側面圖，層601的尾端6〇8被基材6〇〇上 的材料層609所保護。用此方法便可形成一窄線材料，如使用 於上述§己丨思體細胞結構中之電橋的記憶體材料窄線，其呈有-欠 微影寬度和次微影厚度，兩者皆可由薄膜厚度來界定。 圖55-6S說明使用雙職結構為基礎之電極層的結構和製 程，在雙鑲嵌結構中，一介電層在兩平面圖案下形成，第一 面圖案定義出導電線之溝渠，第二平關敎義出與下躲構 接通的介層孔。單-金屬沉積步驟，可同時被用來形成導電 ’並沉積材料於介層孔中使導電線與下層結構相通。此介層孔 和溝渠可使用兩個郷步驟來界定。_典魏祕刻成二 -深度，时層織侧至-帛二深度叫啟與下層^ 觸。在侧介層孔和賴之後’―沉積步介層ϋ 金屬或其他導電材料填充，填充之後多餘而沉積於鮮外的 料’可用化學韻拋光(CMP)製程移除，達成平坦、雜 構的導電銀嵌物。 如圖55所示，在一雙職製程中，一材料層651 為介電層，在前段結構上形成，作為—鎮嵌電極於_声 嵌製程包含-壓在層651上的第一圖案化光阻層说，曰如圖 56全部所不。第-圖案化光阻層652界定溝渠在層⑹中被 ^刻的位置653、654、655 ’對應於鑲礙電極結構中的電極構 使用圖案化光阻層652作為—遮罩，層 深度’以致於不完全穿· 651 _彡 _至弟 ，’如圖57所示。接下來，第二圖案化光=:56 657 651上形成。第二圖案化光阻層砂界定經4 ^ 發明說明書__MacronixP940107 32 1300927 作為一遮罩，層651被蝕刻至完全通到栓塞11()、112，形成 在較淺溝渠656、657、658中的較深溝渠662、663，如圖59 所示。 產生的雙溝渠層651，用如銅或銅合金的金屬填充，用習 之技術中適當的黏附和柵欄層來形成如圖6〇所說明之層664 。如圖61所示，使用化學機械拋光或其他步驟移除介電層 下面部分的金屬層664，產生一有雙鑲嵌結構的電極層，其有 電極結構665、666、667。電極結構665和667往下延伸^检 丨塞110和112而相接，同時電極結構666與源極線1〇6隔離。 ▲在下一步驟中，如圖62所示，一記憶體材料層6邰和一 保護罩層669於電極層651上形成。含有遮罩67〇和671之圖 案化光阻層形成於層669上，如圖63所示。該遮罩670和671 界定記憶體細胞之記憶體材料電橋的位置。然後使用一蝕刻步 驟來移除未在遮罩67G、671遮蓋區域⑽層669和記憶體材 料層668，留下記憶體材料電橋672、673。電橋672自電極結 構665，跨越一絕緣構件674延伸至電極結構666。絕緣構件 674之寬度界定了經由記憶體材料電橋672㈣極間路經長度 。電橋673自電極結構667，跨越一絕緣構件675延伸至電極 結構666。絕緣構件675之寬度界定了經由記憶體材料電橋仍 的電極間路經長度。 如圖65中所說明，界定電橋672、673之後，介電填充（ 未顯示）被使用及平坦化。然後電極構件666上的介電填充中 之通道被_，此通道被域的栓塞填充，形成導躲塞㈣ 。一金屬層被圖案化以界定與栓塞676接觸之位元線677，且 女排其沿著§己憶體細胞對中的行，如圖65所示之結構。 33 發明說明書_1^〇*〇111\?940107 1300927 • 圖66說明雙鑲嵌電極層製程所產生的結構之透視圖，移 除圖65所示之層651的介電材料，便可看見電極結構665和 • 667向下延伸至接觸鎢栓塞110和112，同時電極結構666與 源極線106隔離。圖66中亦說明細胞尺寸的規劃設計圖。基 • 礎雙記憶體細胞結構，依據這個製造製程可被設計在8Fx2F 的區域範圍内，F為顯影製程中的最小特徵尺寸，此製程將微 影圖案自遮罩轉至被製造的裝置，且用來製造該裝置，同時界 定電極層間絕緣構件厚度的限制以及跨越電極層之 • 度。設計中長度8F的一重要性為需滿足製造栓塞110\ 112 的對準誤差（alignmenttolerance)。 圖67-72說明一製造具有自我校準接觸通道，以與電極層 接通之前段結構的另一方法，使記憶體細胞設計為較小使用量 (footPrint)。此製程包括規劃出複數個平行的導電線，例如使 ' 用有矽化物覆蓋材料之多晶矽來製造，並且形成提供介於平行 導電線之間祕和酿的植人。這些步觀生之結構剖面圖如 圖67所示，平行的導電線801—806橫躺於半導體基材上，有 雜區域807_813界定導電線8〇1_806之間的源極端和汲極 端。在所述具體實施例中，導電線8〇2、803和節、8〇6作為 存取電晶體的字元線。導電線謝和8〇4作為偏壓線，分別防 止在源極端和汲極端807、809和811、812之間的反轉。因此 導，線80卜804為絕緣電晶體的絕緣線，取代前述實施例中 的絕緣溝渠。目此如所述，基礎雙記紐細麟構的規劃長度 =減4至約6F ’使用如圖68-71所示之自我校準接觸結構 裝程。 、所述自我校準接觸結構製程實施例中的第一步，為在平行 導電線801-806上形成一填充層82〇，如圖68所示。接著使
I 34 發明說明書 __MaciOnixP940107 1300927 用顯影製程蝕刻填充層820，以界定源極線mi、822和检夷 823、824、825、826、827的位置。任何顯影過程中對準誤差 之偏差，藉由習知技藝中的平行導電線自我校準蝕刻光罩^補 ^。介電填充層820中的溝渠用導電性材料填充之，例如鎢栓 塞材料，以界定如圖70所示之栓塞833-837和源極線831二 832 〇 、 、 接著，如圖71所示，使用如上述圖11A_lm實施例 B夺之製，形成電極層，形成随化之結構包含—氮切層‘ 以及-氮化鈦層121於上端，提供一與源極線831隔離曰 結構。圖說明包含層120和121之·結構的尺寸介 和3F之間，使記憶體細胞結構有較小的規 記憶體材料電橋的大部分過程已於上述程序中完成層和 圖72為一兄憶體陣列的圖示說明，就像是圖 緣線，可參考圖5和圖6所述來實施，由圖71自校準= 觸結構來修正。圖72之元賴號參_顧 ^圖^^明之陣列結構可被理解為可使職他 3賴_中，共同源極線28，字元線= 二排大致平行於Y方向。絕緣接地線8m和8〇4 t、-以=位;線41和42被安排於X方向平行。因 &緣綠801、804連接，應用接地雷仂式甘 ，來絕緣雙細_。- x _器和=== 電位 線41和42相遠接。丑闩、店扣^ 奂杈馮放大态與位兀 和53之诗搞^接八同源極線8與存取電晶體50、5卜52 連。存取ϋί接。存取電晶體5G之_與字元線23相 之閘極與字元線24相連。存取電晶體5; 予辑23相連。存取電晶體53之_與字元線％ 發明說明書—MacronixP940107 35 1300927 、 相連。存取電晶體50之汲極端與電橋35之電極構件32相連 接，並依次與電極構件34相連。同樣地，存取電晶體51之汲 極端與電橋36之電極構件33相連接，並依次與共同電極構件 34相連。電極構件34與位元線41相連。為圖示之目的，電 . 極構件34被圖示於字元線41上方分離的位置。可知在其他實 施例中，分離的電極構件能用來分隔記憶體細胞電橋。^取電 晶體52和53亦與相對應之記憶體細胞於字元線42上連接。 可看見共同源極線28被兩列記憶體細胞共用，此說明圖示中 _ 之列為Y方向。同樣地，電極構件34被陣列中同一行的兩個 記憶體細胞舳，此制圖种之縣χ方向。麟接地線 观、8〇4加偏壓於電晶體50、5卜52、53在一切斷狀態，防 止相鄰記憶體細胞之沒極端間電流的流動。 大部分的嫌記題細胞所知的制為，藉由相變材料 的填充形成小孔，且頂端和底部電極均接觸該相變材料，小 孔結構_紐低可控電流。本發明财f形成小孔便 低電流雜健贿程。此外，麵虹沒有頂端電 • 極，魏形顏端雜之製料能會_騎财成的傷害 -個上述的細胞’包含兩個底部雜，其之 ，層’且-相變材料電橋於電極頂端跨越隔離層。在前^ 二3=^3技術(CM〇S)邏輯結構或其他功能電 、、、。構上的-電極層巾，形核部電 -結構使其易於支持在單—晶沾^離盾祕 ，例如參福上系統（S〇c)裝置入之晶片5，體和功能電路 此述具體實施例的優點，包括於介電隔離層上方電橋的 發明說明書 JV[acronixP94〇 1 〇7 36 1300927 中心發生機，㈣發生於與電極的介面，因而有較佳穩定 性。同時’使用於重設與程式化之電流，被限制在一小體積 電流密度和局部魏產生是在祕的纽電流和重設 電里知度。此述具體實侧巾的結構，讓細胞的兩個方向由 薄膜厚度來界定’達成在奈米簡巾能有較佳的製程控制。 細胞只有_個方向會被使祕整光罩層_影製絲界定， 可避免更多複雜的縮小技術。 一本發明之揭露參照前述之詳細具體實施爿，可理解的是 这些實施例是為了說明之用而無限定之意。值得注意的是， 對於這些技藝的修改或結合，均不會脫離本發明之精神及下 列申請專利範圍。 【圖式簡單說明】 圖1顯示一薄膜電橋相變記憶體元件的具體實施； 圖2顯示一如圖1之薄膜電橋相變記憶體元件中的電流 路徑； 圖3顯示一如圖i之薄膜電橋相變記憶體元件中的相 活化區； 圖4顯示如圖1之薄膜電橋相變記憶體元件的範圍·， 圖5顯示一對相變記憶體元件的結構，其於電極層下方 有存取電路，於電極層上方有位元線； 圖6顯示如圖5結構之規劃平面圖； 圖7為一包含相變記憶體元件之記憶體陣列的簡圖； 圖8為一包含薄膜熔絲相變記憶體陣列及其他電路的積 體電路裝置之塊狀圖； ' 圖9為一包含由前端製程形成之存取電路的結構剖面圖 丨37 發明說明書—MacronixP9401〇7 1300927 中^製造,5穌結誠之相㈣_裝置的過程 、圖10為一剖面圖，顯示如圖5所示結構 初始步驟； 極層組成的 圖11A和圖11B顯示圖10模型結構 如圖5之電極層結構形成f極疊層； 、s拍圖，在 圖12顯示於圖11B之電極疊層上，形⑻ 應步驟剖_;, 顿_絕緣層之對
圖U顯不於圖12結構上，形成-層導電 驟剖面圖； 针之對應步 結構中導電材料和側壁絕緣體之對 圖14顯示研磨圖13 應步驟剖面圖； 圖15顯示於圖14結構上，形成一相變材料薄膜芦 護罩層之對應步驟剖面圖； 、㈢μ 圖16Α和16Β顯示圖案化圖15的相變材料薄膜層之規 劃剖面圖，在該相變材料上形成光阻條紋； 、9 、 圖17Α和17Β顯示圖案化圖15的相變材料薄膜層之規 劃剖面圖，蝕刻圖16Α和16Β的光阻條紋後，形成光^窄紋 圖18Α和18Β顯示，依據圖ι7Α和ι7Β所示之光阻模 型，經過蝕刻相變材料薄膜層後的相變材料條紋之規劃剖面 圖， 圖19Α和19Β顯示圖案化圖18Α和18Β的相變材料條 紋之規劃剖面圖，用來形成電極層上的相變材料電橋； 圖20Α和20Β顯示，依據圖ι9Α和19Β之模型，經過 敍刻後的相變材料電橋之規劃剖面圖； 38 發明說明書_MacronixP940107 1300927 圖21顯示在如圖20A和20B所示結構上，形成一介電 填充層之對應步驟剖面圖，包含電極層和相變材料電橋；
圖22A和圖22B顯示在介電填充層中形成導'電栓^後之 規劃剖面圖，其與如圖21所示結構之相變材H 圖23在如圖22A和22B所示結構上，形成一^ 導 電層之對應步驟剖面圖； 圖24A-24E說明一研磨電極層之替代製程，對應參昭圖 14說明之製程… 圖ΜΑ·說明-套製造自我校準記憶體電橋，以及以 光罩修整為基礎之電極結構步驟的第—步·， 圖26Α·26Β說明-套製造自我校準記憶體電橋，以及以 光罩修整為基礎之電極結構步驟的第二步· 套製造自我校準‘憶體電橋，以及以 光罩0整為基礎之電極結構步驟的第三步· 電二二5製造自我校準記憶體電橋，以及以 電橋側壁先罩為基礎之電極結構步驟的第一牛； 圖29A-29B說明-套製造自我校準 電橋側壁光罩為基礎之電極結構步驟的第^電橋以及以 圖3GA.3GB細-練造自我 ^電 電橋側壁光罩為基礎之電極結構步驟的第^電橋及 電;錢造自我鮮記触電橋，以及以 電橋側壁料為基叙電極結構步驟 電橋製造自我校準記憶體電橋，以及以 礎電極結構步驟的第五步； 壁光罩為基礎之電極結構步驟的第3電橋’以及以電橋側 發明說明書_^43〇*〇1^!>940107 39 1300927 橋之圖明—套使用鑲嵌製程來製造記憶體材料電 圖35Α·=Β·-套使贿絲程來製造織體材料電 備之步驟的第二步； 圖36說明-套使贿嵌製絲製 步驟的第三步；
圖37說明-套使用鑲嵌製程來製造體材 步驟的第四步； 們I 圖38制-套使用鑲嵌製程來製造體 步驟的第五步； 圖39A和39B說明-套使用舰製程來製造記憶 電橋之步驟的第六步； 圖4〇說明-套使用替代鑲嵌製程的方法來製造 材料電橋之步驟的第一步； 〜 圖41Α·41Β制-套使卿傾絲 憶體材料電橋之步驟的第二步； 术裏以5己 圖42Α-42Β說明-套使用替代鑲嵌製程的方法來製 憶體材料電橋之步驟的第三步； " 圖43Α·43Β說明-套使用替代鑲嵌製程的方法來 憶體材料電橋之步驟的第四步； " 圖椒-4犯說明-套使用替代鑲嵌製程的方法來製造記 憶體材料電橋之步驟的第五步； 圖45說明-套使用替代鑲嵌製程的方 材料電橋之步獅第六步； 圖46說明一套使用替代鑲絲程的方法來製造記情體 材料電橋之步驟的第七步； 發明說明書JMacronixP940107 1300927 圖47說明以雙面側壁光罩萝 料之製程的第-步； 絲礎，形雜窄電橋材 圖48說明以雙面侧壁光罩制 材料之製程的第二步；叫㈣基礎，形成狹窄電橋 圖49說明以雙面側壁光罩象 材料之製㈣第三步；為基礎，形成狹窄電橋 圖50說明以雙面侧壁光罩· 材料之製程的第四步； &為基礎，形成狹窄電橋 材料知為额，碱狹窄電橋 材料1==_#妓綱，臟窄電橋 ㈣颇，师窄電橋 電橋圖崎林基礎，形成狹窄 ，形成上述記憶艘裝 置咖缸述記憶體裝 咖㈣記紐裝 咖紅糖縣 發明說明書 __MacronixP940107 41 置之，細彡㈣記憶體裝 置二說:『 咖紅糊體裝 置^=；：=_，細彡缸述記憶體裝 置之’咖肚述記憶體裝 置之•咖紅述記_ =提供如圖65所示結構之另-透視圖； 的前段製上奴紅記舰轉自她準接觸 的二製s程二上述7°成之記憶體架構自我校準接觸 的成t述完成之記雜架構自我校準接觸 的前完成之記憶齡構自我校準接觸 • ’、、、員不一使用圖71結構之記憶體裝置的陣列架構。 42 發明說明書 _MacronixI>940107 1300927 【圖號說明】 ίο記憶體細胞 11、 218、5H、513、672、673 電橋 12、 514第一電極 13、 515、516 第二電極 14、 163、164、420、421、674 絕緣構件 12a、13a、14a頂端表面 15電流路徑 16活化通道 20、600半導體基材 23、24字元線 25、26、27 電極 28、 106、821、822、831、832 源極線 29、 30、38、110、112、113、114、240、24卜 242、676、 823、824、825、826、827、833-837 栓塞 31、 664電極層 32、 33、34、160、161、162 電極構件 35a、35b、402、403 柵欄 36、37薄膜電橋 39、 401底部 40、 121、150、250、261 導電材料層 41、 42、677位元線 45、46、66 方塊 50、5卜52、53存取電晶體 60記憶體陣列 61、63解碼器 43 發明說明書_!^〇'〇1^?940107 1300927 62複數個字元線 64複數個位元線 65、67匯排流 68偏壓配置供應電壓 69偏壓配置狀態機器 71資料輸入線 72資料輸出線 74、75積體電路 99前段製程後之結構 101、102、225、226、227、455、656、657、658、662、663 溝渠 103、104、105、807-813 攙雜區域 107、m、117、118 多晶矽 108矽化物覆蓋材料 120、500、512 介電層 130、131、132 堆疊 133、134、140、14卜 142、143、438、507、454、606、607 侧壁 170薄膜層 171、201、407、437、501、669 保護罩層 180、190、210、211、408、502、652、659 光阻層 180a、180b、190a、190b、200a、200b、507、508 條紋 210a、210b、211a、211b、212a、212b 光阻結構 215、 400第一電極構件 216、 404、405第二電極構件 217第三電極構件 發明說明書 __MacronixP940107 1300927 220、220a、220b、221a、221b、222a、222b 細胞結構 230、260、440、441、464、820 介電填充層 270、272 頂端 271填充構件 290、291、292 毛邊 300大致上平坦表面 409、452較窄遮罩 430較窄光阻圖案 406、436、460、509、601、609、651、668 記憶體材料層 450、 602、604 犧牲層 451、 603、670、671 遮罩 453犧牲電橋 461、462留下部分 503、653、654、655、660、661 位置 506、605突出物 520光罩 608尾端 610表面 651雙溝渠層 665、666、667電極結構 801-806導電線 45 發明說明書_1^(^〇11以?940107

Claims (1)

1300927 Γ~--— t華民國96年（9月11日送呈 ^華民國f明專利申請案第〇951〇2361號 务正未(第楠〜5〇 頁） 96年9月u日修正本 無劃線 拾、申請專利範園： 1· 一種記憶體元件，包含·· 一第一電極有著-頂端表面； 一第二有著-頂端表面； 在該^二第==:_件 以及 以該第絕二該電:二第-*和-第二面，並 該第二電極間跨越該絕緣構件的路徑，此電 石長度由絕緣構件的寬度來界定，其中該電橋包含了有 至> 兩種固相的記憶體材料。 Z且項入1之f件，其中該絕緣構件之厚度約5—或更小 更小二電橋包含一薄膜’其厚度約I或更小寬度約偷瓜或 3. 寬度約20nm或 ，且之元件’其巾該絕緣構件之厚賴2G細或更+ 且遠電橋包含-薄膜，其厚度約施m或更小， 更小。 一薄膜，其厚度約10nm 4.如請求項1之元件，其中該電橋包含 或更小，寬度約l〇nm或更小。 含單元件，其巾該第―、第二雜和絕緣構件，包 第^的兀素，且滅電橋包含一頂端面和一底部面，前述的 弗—面即為該底部面。 一 46 1300927 6· 如晴求項1之元件，甘士 ^ 含單層材料的元素，右二八中該第一、第二電極和絕緣成份，包 頂端面和-底部面，大致平坦的頂端表面，且該電橋包含-’前述的第-面即為與該單層的大致平坦頂端表面接觸 7· 如請求項1之-彼 逆轉換 。 、70件，其中該兩個固相可用電流誘導可逆 8. 電轉=中該兩侧相可賴供跨越第一和第 9與之元件’其中該至少兩種固相包含—般非結 明求項1之元件’其中該絕緣構件包含氮化石夕。 曰曰 相 11二如請求項丨之元件，其中該絕緣構件之厚度，小於一用來形 成70件之顯影過程的最小微影特徵尺寸。 12·如睛求項1之元件，其中該電橋介於第一和第二電極間之厚 度’小於一用來形成元件之顯影過程的最小微影特徵尺寸。 13·如請求項1之元件，其中該記憶體材料包含一合金，包括鍺 (Ge)、銻（Sb)、碲（Ti)之結合。 ΐ3〇〇^27 14·如請求項1之元件，其中該記憶體材料包含一合金，包括兩 種以上材料的結合，選自鍺（Ge)、銻（Sb)、碲（Ti)、硒（Se )、銦（In)、鈦（Ti)、鎵（Ga)、叙（Bi)、錫（Sn)、銅（Cu) 、鈀（Pd)、鉛（pb)、銀（Ag)、硫（S)以及金（Au)。 15·如請求項1之元件，其中該第一和第二電極包含一元件，選 自鈦(Ti)、鑛(W)、錮(Mo)、銘(A1)、组(Ta)、銅(Cu)、鉑(Pt)、銥(Ir) 、鑭(La)、鎳(Ni)、釕(Ru)和其合金所組成之族群。 16·如請求項1之元件，其中該第一和第二電極包含鈦（丁丨）和 氮（N)〇 17.如請求項1之元件，其中該第一和第二電極包含鈕（Ta)和 氣（N) 〇 18· —種記憶體元件，包含： 一基材; 對有含一：表在 以及-介於轉-電極和該第二電極之_絕緣成份
體材料。 該桌Ξ電極接觸，該電橋並包含有至少 兩種固相的記憶 一雙鑲嵌材料層。 如請求項18之元件，其中該電極層包含 48 1300927 2〇·如請求項18之元件，至少其中一電極對中的絕緣成份之厚 度，約為50nm或更小，且所述之電橋包含一薄膜，其厚度約5〇nm 或更小且寬度約50nm或更小。 21·如請求項18之元件，至少其中一電極對中的絕緣成份之厚 度’約為20nm或更小，且所述之電橋包含一薄膜，其厚度約2〇nm 或更小且寬度約20nm或更小。 22·如請求項18之元件，該電橋陣列中之電橋，分別有厚度約 l〇nm或更小且寬度約i〇nm或更小。 23·如請求項18之元件，其中該電極層有一大致平坦頂端表面 ，且該電橋陣列中之電橋與此大致平坦頂端表面接觸。 24·如請求項18之元件，其中該兩個固相可用電流誘導可逆轉 換。 25·如請求項18之元件，其中該兩個固相可用提供跨越該第一 和該第二電極之電壓誘導可逆轉換。 26.如請求項18之元件，其中該至少兩種固相包含一般非結晶 相與一般結晶相。 27·如請求項18之元件，其中在個別電極對之間電極層中的該 絕緣構件’包含氮化石夕。 49 1300927 28·如請求項18之元件，其中該絕緣成份之厚度，小於一用來 形成該電極層之顯影過程的最小微影特徵尺寸。 29·如請求項18之元件，其中該電橋介於該第一和該第二電極 間之厚度，小於一用來形成該電橋陣列之顯影過程的最小微影特 徵尺寸。 30·如請求項18之元件’其中該記憶體材料包含一合金，其包 括鍺（Ge)、銻（Sb)、碲（Te)之結合。 31·如請求項18之元件’其中該記憶體材料包含一合金，其包 括兩種以上材料的結合，選自鍺（Ge)、銻（sb)、碲（Te)、硒（ Se)、銦（In)、鈦（Ti)、鎵（Ga)、鉍（Bi)、錫（Sn)、銅（Cu )、把（Pd)、鉛（Pb)、銀（Ag)、硫（s)以及金（Au)。 32·如請求項18之元件，其中該電極對包含一元素，選自鈦(Ti) 、鑛(W)、錮(Mo)、銘(A1)、鈕(Ta)、銅(Cu)、鈾(Pt)、銥(Ir)、鑭(La) 、鎳(Ni)、釕(RU)和其合金所組成之族群。 33·如請求項18之元件，其中該電極對包含鈦和氮 〇 34·如印求項18之元件，其中該電極對包含钽（τ&)和氮⑻
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