TWI289806B - Power management for an integrated graphics device - Google Patents

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TWI289806B
TWI289806B TW092110143A TW92110143A TWI289806B TW I289806 B TWI289806 B TW I289806B TW 092110143 A TW092110143 A TW 092110143A TW 92110143 A TW92110143 A TW 92110143A TW I289806 B TWI289806 B TW I289806B
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Aditya Navale
David A Wyatt
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Description

X289806 玖、發明說明： 【發明所屬之技術領域】 本發明之實施例係關^功率管理領域，尤其係關於根據 例如需求和負載的事件由一圖形控制器調整功率消耗。 【先前技術】 在最近幾年間，半導體技術取得了許多進步，其導致了 改進型圖形控制器之發展，它以更高的頻率運作且可支援 附加的及/或增強的特性。雖然該等進步已使硬體製造商= 夠設計和製造出更快且更精巧之圖形卡和電腦，但亦Μ ::供：之膝上型電腦和手持型電腦造成了一不利因素。： ^而Q ’及等電池供電電腦比前一代電腦消耗更多兩 散發更多熱量的副產品。 电里 例如’在-個圖形記憶體控制器集 乃集線器中具有巨大電問數目之一主要功能方塊=心 圖形記憶體控制器集線器之功率消耗主要與施加 心之電壓和頻率相關聯 δ 4 伏。〜田圖形核心之電乘斗合 S’，圖形記憶體控制器集線器所消耗 ：： 應用程式對圖形妨、、、社m 士 午兀&大。由於 形核心提供高：二：： 著差別，因此’當向圖 用程式時，訊號以處理具有極少圖形之應 降低膝上型電二=::費功率。此-狀況會非必要地 電腦在非必要的高溫下運作。 且"致孩寺 【發明内容】 般“’本發明之各種實施例闇釋藉由調整電 ^4963 1289806 率來控制一電子裝置的功率消耗之裝置和方法。依照一具 體實施例，該電壓和頻率控制適用於一圖形記憶體控制器 集線器（GMCH)。 下面之詳細說明主要採用方塊圖和流程圖形式提供，藉 以共同解釋本發明之實施例。眾所周知之電路和處理操作 不再贅述，以避免對本說明之理解造成不必要之混亂。 某些術語係用於說明本發明之某些特徵。例如，一「計 算裝置」可指任一裝有圖形記憶體控制器集線器之電子產 品，例如：電腦（例如，桌上型電腦、膝上型電腦、手持型 電腦、伺服器、大型主機等），或可能係一隨選視訊盒、消 費者電子裝置（例如，電視機）、遊戲控制臺、或類似產品。 通常，計算裝置包含内部邏輯電路，即硬體、韌體、軟 體模組或其任一組合。一「軟體模組」係一系列指令，當 其執行時可完成一定功能。一軟體模組之範例包括一作業 系統、一應用程式、一網路小應用程式（applet)、一程式、 或甚至一例行常式。一個或多個軟體模組可能儲存在一機 器-可讀媒體中，該媒體包括（但不限於）電子電路、半導體 記憶體裝置、唯讀記憶體（ROM)、快閃記憶體、一種可拭 除可程式規劃唯讀記憶體（EPROM或EEPROM)、軟性磁碟 、光碟、光學磁碟、硬式磁碟或類似裝置。術語「邏輯高」 和「置高」（或其任一時態）意謂置訊號於一第一種狀態，可 能在某一電壓之上或之下。術語「邏輯低」和「置低」（或 其任一時態）意謂置訊號於一種不同於該第一狀態之新狀 態。 84963 1289806 【實施方式】 I、總體結構 參照圖1，圖中展示於一計算裝置100内使用的電路之實 施例。該計算裝置1〇〇包含一處理器11〇、一時鐘產生器12〇 、一個記憶體130和一整合的裝置14〇(例如，一圖形記憶體 控制器集線器（GMCH))。GMCH 140藉由匯流排15〇和16〇分 別與處理器11〇和記憶體13〇相連接。GMCH 14〇接收來自時 名里產生备120的筝考時鐘訊號，並接收來自電壓調節器工 之調節過的電壓，如下所述。儘管未圖示，計算裝置ι〇〇可 由一個或多個内部電池供電，或者藉由電源連接線由一電 源插座提供交流電（AC)。 本文中，處理姦1 1 〇可為一微處理器、一數位訊號處理器 (DSP)、一特殊應用積體電路（ASIC)、一微控制器或類似裝 置。GMCH 140藉由匯流排^0(例如，前端匯流排）與處理 器110相連接，以接收待處理資訊，該等資訊在處理後儲存 在記憶體130中或顯示在與計算裝置1〇〇相關之顯示單元 180上。顯示單元18〇可為計算裝置1〇〇中一整體元件，亦可 ，如圖所示，為一與計算裝置1〇〇分開且在其外部之一周邊 裝置。 時鐘產生器120位於計算裝置1〇〇之内部。然而，本發明 涵蓋··時鐘產生器12〇可位於計算裝置1〇〇之外部。時鐘產 生器120提供一第一時鐘（H〇ST—CLK)訊號丨9〇到處理器1 w ’並提供一個或多個時鐘訊號到GMCH 140。例如， HOST一CLK訊號190和一第二時鐘（CLK2)訊號195可提供至 84963 1289806 GMCH 140，在這裏CLK2訊號195具有一低於HOST—CLK訊 號190之頻率。在一實施例中，H〇ST_CLK訊號190和CLK2 訊號195之頻率分別約為66兆赫（66 MHz)和48 MHz。 II、圖形記憶體控制器集線器之實施例 現在參照圖2，圖形記憶體控制器集線器（GMCH) 1 40的 一第一實施例與時鐘產生器120—起運作，藉以控制核心頻 率及/或電壓使用。就該實施例而言，GMCH 140包含一個 圖形核心200、一個或多個時鐘源210和215(例如，鎖相迴 路厂PLL」電路）、一選擇性分頻器電路220、一記憶體控制 器225、一顯示埠230、和一活動控制電路235。活動控制電 路235包括一狀態定序器240、一活動指示器電路245、一電 壓調節控制電路250、和一核心PLL電路255。 如圖2所示，圖形核心200對輸入資料執行圖形計算，並 藉由顯示埠230輸出該等資料至顯示單元180(圖1中）。圖形 核心200接收從時鐘產生器120(圖1中）發出的參考時鐘訊號 。就該實施例而言，GMCH 140接收HOST—CLK訊號190， 並發送該時鐘訊號至PLL電路210而可能也發送至分頻器電 路220。PLL電路210根據HOST —CLK訊號190產生一記憶體 時鐘（MCLK)訊號260。不同於HOST—CLK訊號190，MCLK 訊號260是可程式規劃的。記憶控制器225使用MCLK訊號 260，記憶控制器225控制對記憶體130(圖1中）之存取。 分頻器電路220(當有配置時）調整H0ST—CLK訊號190之 頻率，並將調整過的時鐘訊號265傳送至核心PLL電路255 。核心PLL電路25 5根據輸入的調整過之時鐘訊號265產生一 84963 -10 - 1289806 可程式規劃、絡 、曰圖時鐘（CRCLK)訊號27〇，並將CRCLK訊號 270提供給圖形 核、20〇，供定時之用。 仍參照圖2，力士代n 、 在本％明 < 該實施例中，活動控制電路235 包招： Υ固活蓄λ 士匕- 〇 口 、 曰777益電路245，其監視GMCH 140之資料處 理活動。該於^目 现視運作可藉由感測圖形核心200何時運作（正 在處理資料）或問€工、1 ]置而芫成。例如，當圖形核心200正在處 理資料時，由法# _ 力才曰不器電路24 5所感測到之一個控制訊號 、圖丁）置回（例如，某一選定極性為邏輯高）。否則，該控 制矾號置低（某—選定極性為邏輯低）。藉由對該控制訊號實 她週，性採樣，可確定圖形核心、之運作率。根據該運作率 ，狀態定序器240可決定CRCLK訊號27〇之頻率是否合適或 疋需要改變。 、般濕為除了頻率計時或施予電壓到圖形核心200之外 、’活動控制電路235可能配置成控制計算裝置之其他運作行 、'、/、只例包括時鐘速率、時鐘自適應調整率、更新率、 背光亮度等類似指標。然而，為解釋說明之目#，本文僅 討論頻率及其調整。 若核、PLL電路255僅支援兩個不同之時鐘頻率，狀態定 序斋240提供一置高的控制訊號241到核心PLL電路255，以 選擇較高頻率時鐘訊號（稱作「‘快，頻率訊號」）。否則，一 置低的控制訊號提供到核心PLL電路255，以選擇較低頻率 時鐘訊號（稱作「‘慢，頻率訊號」）。若核心PLL電路255支援 兩個以上之不同時鐘頻率，狀態定序器240可適合於提供多 重控制訊號，其可對應於圖形核心2〇〇的多個時鐘頻率中之 84963 -11 - 1289806 —頻率。例如，兩個控制訊號（00，01，1()，n)可支援變動 頻率的四種不同時鐘。 在改變圖形核心200之頻率時，狀態定序器24〇亦提供一 fe制訊號242到電壓調節器控制電路250，而該電壓調節器 控制電路250則發訊號至電壓調節器17〇(圖1中），以調整供 應至圖形核心200的電壓。該電壓可自，例如，約15伏特 到約0.9伏特或更低。電壓的調整可對應於頻率變化，且該 電壓調整可在閉塞調整過的時鐘訊號之前發生。 參照圖3，圖中所示為圖形記憶體控制器集線器（gmch) 140之一第二實施例；其與時鐘產生器12〇協同運作，藉以 控制核心頻率及/或電壓。就本實施例而言，GMCh 14〇不 包括PLL電路21 5(其用於調整施予顯示埠230之時鐘説號的 頻率）。但是’ GMCH 140以如上所述之其他元件例如：圖 形核心200、PLL電路210、選擇性分頻器電路22〇、記憶體 控制器225、顯示埠230、和活動控制電路23 5為特徵。 III、一活動控制電路之實施例 A、活動控制電路之範例邏輯 現在參閱圖4，圖中所示為活動控制電路23 5，尤其是圖2 和圖3所示之狀態定序器240和活動指示器電路245之一具 體實施例。一般而言，此種電路包括一閒置偵測器3〇〇、一 閒置監視器3 10、一減法器3 5 0、選擇元件（例如，多工哭） 360-3 64、邏輯閘370-377、和一頻率轉換單元380，該等元 件將在下文中做祥細說明。一艘而言，頻率轉換單元3 $ 〇如 狀態定序器240(圖2中）一樣運作，而其餘之電路則如活動指 84963 -12- 1289806 示器電路245—樣運作。 在本發明一實施例中，為維持功率消耗與執行效率間之 平衡，活動控制電路235支援GMCH 140(圖1中）所使用 CRCLK訊號270的頻率轉換。為消除任何可能的執行效率之 損失，閒置監視器310適合於測量GMCH 140(圖1中）之繪圖 引擎的閒置。 特別地，就本發明一實施例而言，當達到一特定的閒置 之閾值（Tf2s)時，CRCLK訊號270配置成自一「快」頻率（Ff) 轉換為一「慢」頻率（Fs，其中Ff>Fs)。該閾值（稱作一「快 至k (F2 S)狀怨閾值」）可為靜態，或可在開機狀態由計算裝 置4基本輸入輸出系統⑺I()s)程式規劃設定、或可能藉由 存取一特足圮憶體位址或暫存器之内容而程式規劃設定。該 閾值可表示為如圖4所示之一位元值（例如，32_位元值）。 當活動水平增加以致超過一特定活動閾值時，訊 號亦配置◎慢頻率轉換至快頻率（稱作「十曼到夬（s叫狀態 閾值」（丁以)）。同樣，S2F狀態閾值可預置設並表示為一: 元值(例如，32·位元值）。#CRCLK訊號頻_能夠根據 動態地改變，时其他時鐘在啟動後㈣持不變。 除剛得4閒置外，其他頻率轉
' v Μ叫子人腫役刺I 發。例如，可能偵測到交流電源斷電(例如，由於插頭從, 源插座移走而致使電源連接線斷開，），且導致—軟體常: 將CRCLK訊號轉換至較低之頻率設定，以延長電池壽命: j減少同-負載下不必要之來回轉換，可提供遲滯功€ 。完成此遲滞功能的—種方法係確保啟動—高至低頻率專 84963 1289806 換所需之繁忙水平充分低於啟動一低至高頻率轉換所用之 繁忙水平。以下方程式（1)給出了頻率、系統功率和磁滯之 間的關係： (1) Tf2s<Is-((If-Tf2s)* Ff* Is)/(If*Fs) 其中：Tf2s=F2S狀態閾值； 丁s2f= S2F狀態閾值；
Is=慢狀態間隔；
If=快狀態間隔；
Fs=慢頻率；而 Ff=快頻率。 如下面圖4所示，活動控制電路23 5之運作部分根據各種 控制狀態訊號。該等控制狀態訊號包括（但不限於）：GMCH 之期望狀態（DSTATE)、（CSTATE)之目前狀態、基於閒置監 視器之硬體的變頻請求（HW_CH_FREQ)、及/或基於硬體、 軟體或溫度條件之變頻請求（CH_FREQ—REQ)。 更特定言之，「DSTATE」表示電子裝置之期望頻率狀態 水平。DSTATE之數值可儲存為一閒置狀態頁（ISP)暫存器 390的一個位元（例如，ISP[1])，可能位於GMCH之記憶體 (未圖示）中，如圖5A所示。ISP暫存器提供軟體和硬體的活 動和溫度資訊，藉以作出調整頻率和電壓之決定。本文中 ，就本發明之該實施例而言，置高DSTATE (DSTATE二邏輯 「高」）以設定且維持CRCLK訊號處於「快」頻率水平。置 低DSTATE (DSTATE:邏輯「低」）以設定且維持CRCLK訊 號處於「慢」頻率水平。DSTATE可由硬體或者軟體決定。 84963 -14- 1289806 當DSTATE由硬體決定時，在間置控制和狀態（ICS)暫存 器395(圖5B中）之硬體致能轉換位元的設定之後 (EN—HW—TRAN二ICS[30] =邏輯「高」），與減法器350之輸 出相關之最高有效位元（MSB)等於DSTATE值。否則，當 DSTATE由軟體決定時，DSTATE通常等於軟體「重設-至-慢」（SWRST2S)訊號（例如，ICS[28])之反轉值。 在本發明之一實施例中，「CSTATE」表示CRCLK訊號 之目前狀態。CSTATE的值可儲存為ISP暫存器390的一個位 元（例如，ISP[0])。置高CSTATE以選擇處於「快」頻率的 CRCLK訊號。置低CSTATE以選擇「慢」頻率。當所有範 圍活動停止後，CRCLK的頻率將藉由指定DSTATE值為 CSTATE值轉換（例如，由快至慢）。 當置高時，「HW—CH_FREQ」表示一硬體決定的變頻事 件（「快」至「慢」或「慢」至「快」）。HW—CH—FREQ係 以閒置監視器運作為基礎。例如，當CRCLK訊號以快頻率 (CSTATE二邏輯「高」）運作且採樣之閒置計數大於F2S狀態 閾值（Tf2s)時，HW_CH_FREQ 置高（HW—CH_FREQ=邏輯「高」） 。當CRCLK訊號以慢頻率（CSTATE^邏輯「低」）運作且採 樣之閒置計數小於F2S狀態閾值（Ts2f)時，HW_CH_FREQ置 低。 「CH_FREQ JREQ」通常以硬體或軟體提示之事件和溫度 讀數為基礎。當CH_FREQ_REQ置高時，它表示向頻率轉換 單元380提出一變頻請求（可能是從快到慢或從慢到快）。 CH—FREQ—REQ值根據兩個基準決定。第一基準決定是否要 84963 -15 - 1289806
服務硬體請求或軟體請求。此決定係以en_hw_tran值為 根據（當將服務一由硬體決定之變頻請求時，EN_HW_TRAN 置高）。
第二基準根據所感測之GMCH溫度（TRR[7:0])決定是否 需要一變頻請求，該溫度可能儲存在ISP暫存器390中（例如 ，ISP[9:2])。就本發明之該實施例而言，當所感測之溫度 高於一給定之閾值時，參數THERMALHOT設定為邏輯「1」 。但是，即使所感測之溫度高於一給定之閾值，仍允許 CRCLK訊號自「快」頻率改變。另夕卜，當CSTATE置低時， SWITCH—TO—SLOW一IF—H〇T(#J 浚口，IC[29])牙口 THERMALHOT 參數置高，這導致CH_FREQ_REQ置低，表示未改變頻率水 平。總之，第二基準用於在所感測之GMCH溫度高於一設 定之閾值時，防止一從慢到快之頻率轉換。
如圖4所示，當某些單元閒置時，閒置檢測器300產生一 有效整體閒置（GIDLE)訊號3〇9。就本實施例而言，該等單 元可包括下列之一個或多個單元：MPEG壓縮/解壓縮單元 (當閒置時，MPEG—DONE 302)、三維繪圖單元（當閒置時， 3D—DONE 3 04)、二維繪圖單元或塊位元傳送器（當閒置時 ，BLT—DONE 306)、及/或硬體收集單元（當閒置時， HB—DONE 308)。每一「DONE」訊號 302、304、306、及/ 或308可由ICS暫存器395内暫存器位元遮蔽或不遮蔽，以測 試和提供一彈性之活動計數策略。 例如，如圖6所示，ICS暫存器395之四個位元400-403 (ICS[11:8])唯一地對應於DONE訊號 302、304、306、308。 84963 -16 - 1289806 因此，設定ICS[11]可使一有效訊號自一第一邏輯閘410(例 如，一「或」閘）輸出，以使MPEG—DONE訊號302遮蔽（例 如，置於一置高的邏輯「高」狀態）。同樣，設定ICS[10:8] 可使有效訊號自其他邏輯閘420、430、和440(例如，「或」 閘）輸出，以使3D—DONE、BLT—DONE、及 HB—DONE 訊號 304、306、308遮蔽。 再參照圖4，閒置監視器310適合於決定在一預設時間間 隔内繪圖引擎之閒置。基於該等閒置測量，閒置監視器310 可以產生DSTATE訊號和CH—FREQ—REQ訊號。軟體亦可設 定DSTATE和CH—FREQJREQ訊號。由於GIDLE 309在每個 CRCLK 27 0週期中取樣、且間隔計數器340亦在CRCLK270 週期内計數，閒置監視器310運行在CRCLK域内。 閒置監視器310包含一閒置計數器320和一間隔計數器 340。閒置計數器320包括多個輸入321-323。就本發明之該 實施例而言，開機時，一清除（CLR)輸入321導致閒置計數 器320在接到一重設訊號（IMrst)時重設。時鐘（CLK)輸入323 允許閒置計數器320由CRCLK訊號270定時。在接收一置高 的訊號時，致能（EN)輸入322使閒置計數器320開始計數。 如圖所示，致能輸入322與一第一邏輯閘37 0(例如，「及」 閘）相連，當GIDLE訊號3 09置高、且來自組合的邏輯單元 3 3 0之一輸出置高時，其開始計數過程。 如圖所示，組合的邏輯單元330包括一第二邏輯閘371 (例 如，「及」閘功能），該第二邏輯閘具有兩個輸入：一第一 輸入用於自軟體接收ICS暫存器的一閒置監視器致能位元 84963 -17- 1289806 的值（ICS[31]);和一第二輸入，連接到邏輯閘372、373(例 如，「及」閘372和「反」閘373)之集合。組合的邏輯單元 33 0在：（1)間隔計數器340在倒計數程序期間未通過零（間隔 計數器340之最高有效位元「IntMSG」置低為「0」）；和（π) 開始計數訊號（START—CNT)已置高之後輸出一有效訊號， 以開始計數程序。
閒置計數器320另外包括一個輸出324，以將一閒置計數 傳遞至ISP暫存器390中。對於本實施例，該輸出為儲存在 ISP暫存器390的多重位元（例如，ISP[30:10])中之一二進位 值。 另夕卜，間隔計數器340包括多個輸入341-344。對於本實 施例，間隔計數器340由提供至一時鐘（CLK)輸入341的 CRCblC訊號定時。——載入（LOAD)輸入342導致間隔計數器 340在重設時，藉由資料-入（DIN)輸入343載入兩個數值中 之一。一個值，即一快狀態間隔（If)345或一慢狀態間隔 (Is)346，由一選擇元件360依據CSTATE 347之值（GMCH的 CRCLK訊號正在執行之目前狀態）輸出。在接收一置高的訊 號時，致能（EN)輸入344導致間隔計數器340開始計數。如 圖所示，EN輸入連接到組合的邏輯單元330。 一旦間隔計數器340計數通過零，一輸出（例如，一個最 高有效位元之一整數值「IntMSB」）348置高。對於本實施 例，由於來自邏輯閘37 1的輸出置低，這造成閒置計數器320 和間隔計數器340皆停止。閒置計數器320產生的閒置計數 接著連同CSTATE 347的值一起採樣。此閒置計數與S2F狀 84963 -18 - 1289806 態閾值（Ts2f)351、或與F2S狀態閾值（Tf2s)352(其由CSTATE 3 4 7所控制的一選擇元件3 6 1輸出）比較。 當採樣之閒置計數超過或等於所選定之狀態閾值且 CSTATE 347置高時，輸出訊號（MSB)353置低並發送到一邏 輯閘374(例如，互斥或「x〇R」閘）。邏輯閘374之輸出等於 HW—CH—FREQ訊號365，即如等式（2)所示： (2) HW—CH—FREQ = CSTATE㊉ MSB。 若頻率狀態由GMCH的硬體決定，EN—HW_TRAN (ICS[30])置高，以使來自減法器350的]VISB 353由選擇元件 362輸出，且因此，等於DSTATE 391的值。HW—CH—FREQ 訊號3 6 5經選擇元件3 6 3傳送至選擇元件3 6 4。 若GMCH之感測溫度（其作為一熱數值儲存在ISP暫存器 一些位元中（例如，ISP[9:2]))未超過一特定閾值，若CRCLK 訊號目前正以「快」頻率運作則011_?^^(5_^^(^訊號3 81置 高、且施加到頻率轉換單元380。另外，若CRCLK訊號目前 正以「慢」頻率運作，CH_FREQ_REQ訊號381則置低。 若感測的溫度超過一給定閾值，則THERMALHOT訊號置 高且選擇元件364之控制訊號亦置高。因此，若CRCLK訊號 之目前頻率處於一「慢」頻率水平（CSTATE =邏輯「低」） ，貝U CH—FREQ—REQ訊號置低。然而，若CRCLK訊號之目 前頻率處於一「快」頻率水平（CSTATE=邏輯「高」），則 CH—FREQ—REQ訊號置高，以允許降低CRCLK頻率。 若頻率狀態由軟體決定，則EN—HW_TRAN(例如， ICS[30])置低，以將DSTATE 349之數值設為SWRST2S的相 84963 -19- 1289806 反狀態（由邏輯閘3 7 5引發）。其後，由邏輯閘3 7 6提供的 SWRST2S和CSTATE之「互斥或」結果有效地設定頻率轉 換單元380。邏輯閘377提供相同的溫度感測改變。 B、活動控制電路之實例性運作 現在參照圖7 A和7 B，圖中所不為一流程圖實施例，其略 述了活動控制電路（圖4中）自快至慢頻率之一般頻率轉換運 作。在此運作中，閒置和間隔計數器在由軟體致能之後初 始化（方塊500)。在開機時，由於CSTATE置高，一第一預 設時間間隔載入到間隔計數器中（方塊505)。對於該特定例 示性實施例來說，該第一預設時間間隔等於快狀態間隔。 而且，快至慢閾值載入到減法器中（方塊510)。 當START一CNT訊號置高時，閒置和間隔計數器將開始計 數（方塊515和520)。0101^對於011(31^訊號的每一週期置 高，而間隔計數器從第一預設時間間隔倒數。一旦間隔計 數器通過零，一控制訊號置高，造成兩個計數器停止（方塊 525和5 30)。取樣閒置計數器值、CSTATE、DSTATE、及識 別GMCH的目前溫度之溫度值（方塊535)。 若DSTATE由硬體決定（例如，EN_HW一TRAN置高）， HW—CH_FREQlil號上傳送的值等於CSTATEΘ DSTATE(方 塊540和545)。因此，若DSTATE不同於CSTATE且所感應的 GMCH之溫度低於一特定閾值，GMCH的CRCLK訊號將經 歷一使用者易於明暸之頻率轉換運作（方塊550和560)。然而 ’若所感應的溫度高於該特定閾值，且若期望轉換至一較 低之頻率，頻率轉換運作仍可發生（方塊550和555)。若期望 84963 -20 - 1289806 轉換至一較高之頻率，則頻率轉換運作不會發生（方塊560 和 565)。 若DSTATE由軟體決定（例如，EN—HW_TRAN置低），則 軟體變頻訊號（SWCHFREQ)之值等於如方塊570中所示之 等式（3): (3) SWCHFREQ=[CSTATE㊉ SWRST2S]#，其中「#」表 不「互斥或」結果之一逆反。
因此，若所感測之GMCH的溫度低於一特定閾值，則 GMCH的CRCLK訊號將經歷一使用者易於明瞭之頻率轉換 運作（方塊5 5 5和5 7 5)。然而，若所感測之溫度高於該特定閾 值，若期望轉換至一較低之頻率且SWCHFREQ置高，頻率 轉換運作仍可發生（方塊580)。若期望轉換至較高之頻率， 則頻率轉換操作不會發生（方塊565)。 IV、頻率轉換單元之示範性運作
現參照圖8，圖中所示為一流程圖之實施例，其解釋了頻 率轉換單元之運作流程。頻率轉換單元監視CH_FREQ_REQ 訊號及CSTATE和DSTATE之數值（方塊600)。一旦 CH—FREQ—REQ訊號置高且DSTATE不等於CSTATE，頻率 轉換單元即受致能（方塊605和610)。本發明預期若 CH—FREQ—REQ訊號置高、但DSTATE等於CSTATE，最近 可能已發生了一頻率轉換運作，所以請求被忽略。 在致能了頻率轉換單元後，可停止某一硬體之運作（例如 ，命令剖析器等），以允許繪圖硬體閒置，但其前提是繪圖 硬體暫時繼續運作直到未決命令的處理已完成為止（方塊 84963 -21 - 1289806 615和620)。其後，CRCLK訊號選通（方塊625)。 CRCLK訊號選通後，頻率轉換單元藉由將DSTATE的值 赋^予CSTATE而更新CSTATE的值（方塊630)。其後，CRCLK 訊號受到閉塞，該特定硬體和繪圖引擎繼續運作（方塊635 和640)。藉此，可允許頻率轉換單元在啟動後為下一變頻 請求提供服務。當然，除選通CRCLK訊號之方法，亦可藉 由其他方法（例如，等待狀態）完成自一個時鐘頻率至另一個 時鐘頻率之平穩轉換。若未選通CRCLK訊號，在變頻期間 繪圖仍可進行，因為等待未決命令完成並非必要的。 參考圖9，圖中所示為GMCH之第三具體實施例，GMCH 與一時鐘產生器協同工作，藉以控制顯示器所用頻率及/或 電壓。對於該實施例，GMCH 140使用一單一 PLL電路700 (其與一同步器邏輯710聯合運作），PLL電路700向圖形核心 200和記憶體控制器225提供不同頻率之時鐘訊號。如圖所 示，同步器邏輯710可支援多個時鐘頻率水平（CLKs)。 同步器邏輯710可允許頻率在運作中轉換，而無需PLL電 路重新鎖定和時鐘線上無時鐘假訊號。此一頻率轉換發生 在自具有一快頻率（Ff)之一時鐘訊號（CHCLK)轉換至記憶 體時鐘頻率（MCLK)，和自記憶體時鐘頻率（MCLK)轉換至 具有一慢頻率（Fs)之一時鐘訊號（CLCLK)。總之，它提供了 一連續取樣方案，以允許在交叉定時邏輯之間傳遞確定性 資料。 更特定言之，如圖10所示，一同步器邏輯710之具體實施 例包含一同步器控制邏輯800和一同步的同步器850。同步 84963 -22 - 1289806 器控制邏輯800包含多個取樣電路8 11、812和多個選擇元件 820(例如，多工器）。選擇元件820與取樣電路811、812交叉 連接。同步器850包含多個正反器861、862和多個選擇元件 870-872 〇 每一取樣電路對兩個輸入訊號之邊緣實施取樣，以產生 一發送訊號（XMIT) 840和一接收訊號（RCV) 841。此一運作 可藉由第一取樣電路811對CHCLK訊號830和滯後MCLK訊 號831之上升邊緣實施取樣，以計算χΜΙΤ訊號840之一置高 部分而完成。對CHCLK訊號830和MCLK訊號831下降邊緣 的取樣可用來計算RCV訊號841的置低部分。同樣，第二取 樣電路812對MCLK訊號831和滯後CLCLK訊號832實施邊 緣樣。 為回應一置低CSTATE值，發生與MCLK(Fm，當Fm>Fs) 相關之自慢頻率（Fs)至一中間頻率之轉換。對於本發明之該 實施例，該轉換可藉由用CLCLK 832和同步控制器邏輯800 (其控制由同步器850之正反器861和862鎖存的資料）定時圖 形核心200而達成。一第一正反器861由CLCLK 832定時， 而一第二正反器862由MCLK 831定時。而且，XMIT訊號840 和RCV訊號841皆控制自圖形核心200至記憶體控制器225 之資料傳播（該傳播經由選擇元件870-871)。 就自一快頻率（Ff)轉換至一記憶體控制器頻率（Fm，當Ff > Fm)之轉換而言，該轉換可藉由用CHCLK定時第一正反器 861及用MCLK 831定時第二正反器862之方法達成。此外， XMIT和RCV控制控制訊號840和841控制自圖形核心200至 84963 -23 - 1289806 記憶體控制器225之資料（經由選擇元件870-871)傳播。一旁 路訊號880控制選擇元件872，以允許資料繞過第一正反器 861° GMCH使用多個時鐘域。時鐘域頻率在各介面上皆不同 ，且該等頻率間無合適之比率。為允許運行於不同頻率域 之邏輯間可實施確定性轉換，開發了同步器邏輯710。一多 工器設置在一正反器前。同步器控制邏輯將取樣時鐘邊緣 ，且依據CLCLK與MCLK、或CHCLK與MCLK之間的定時 序界限產生XMIT和RCV訊號（設定時間除外）。同步器810 隨後將使用該等控制訊號。當允許進行一傳送時，XMIT訊 號置高且資料通過多工器到達第二正反器。接收端之情形 相同。 現在參照圖11，圖中所示為軟體模組之一具體實施例， 該軟體模組儲存在控制GMCH頻率和電壓調節的計算裝置 之一機器可讀媒體900中。可配置多個軟體模組905，以根 據各種事件改變頻率和電壓水平。 舉例而言，一第一軟體模組91 0可根據活動（例如，繪圖 引擎之閒置）增大或降低施予圖形核心之繪圖時鐘 (CRCLK)的頻率和電壓。一第二軟體模組915可根據電池之 功率位準、及計算裝置是否連接到一交流電源插座而改變 頻率和電壓。繪圖時鐘的頻率可隨在所測得的計算裝置之 一個或多個電池之功率電平位準減少之後降低。一第三軟 體模組920可根據在包圍計算裝置邏輯元件之殼體内、或在 計算裝置某些硬體元件處測得的熱量溫度改變頻率和電壓 84963 -24 - 1289806 。回應高出預設定限值（由使用者或製造商設定）之溫度讀數 ’繪圖時鐘頻率可相應降低。 圖12所示為軟體模組905之一般運作實施例，該軟體模組 藉由調節施予GMCH的頻率和電壓而達成節電之目的。根 據一選擇的節電策略95〇，在事件955(例如，活動/間置，功 率或4 /皿度水平等）之後可配置軟體9〇5改變施予gmch 140的頻率和電壓。該改變係根據「限制」96〇(例如，預選 擇之閾參數）和「需求」965實施。 本又中，對於本發明之某一實施例，有兩種用於控制計 异裝置的運作行為之通用策略：主動型和被動型。主動策 各假疋策略咼於另一策略。例如，若使用者表明注重最 長電池壽命勝過性能，軟體可在未接到來自GMCH的訊號 心條件下王動降低功率（例如，降低繪圖時鐘的頻率）。被動 策略包括對事件（例如，拆除交流電連接器）做出回應，以及 平衡使用者之偏好。 使用者可藉由如圖13和14所示之—圖形使用者介面酬 設定該等策啥，該圖形使用者介面由計算裝置產生。如圖 1 3所7F <吏用者可根據計算裝置是使用電池 電㈣作來選擇不同之策略刪。該等策略可包括，例如 ’最長電池壽命1G2G、最高性能1㈣、或—自it應策略1040 ’該自適應策略或傾向於最長電池壽命或傾向於性能。如 圖！4所示’-圖形使用者介面1〇5〇可能根據「被動」策略 條件1_酉己置及/或根據「主動」策略條件⑽^配置。 在本發明之一實施例中，自適應策略設計成依據已處理 84963 -25- 1289806 之W求和叫求中之趨勢管理運作的轉換。該「請求」可根 據事件（例如，閒置、請求、溫度）之即時測量以及趨勢 (例如，與一事件有關之目前資料取樣及一個或多個先前資 料取枚之組合）或歷史平均值計算。另外，自適應策略包括 汁异一次轉換之成本（例如，每瓦功率所獲得之每秒百萬位 元數）。 儘官又中以若干實施例對本發明進行了說明，但不應將 本說明書理解為具有限定意義。不言而喻，隨附申請專利 範圍 < 要旨和範疇内包含對說明性實施例之各種修改及本 發明之其他實施例。 【圖式簡單說明】 參照以下說明和附圖可很好地理解本發明，下列附圖僅 用於解釋說明本發明之實施例。 圖1為一應用於一計算裝置中之邏輯的實施例。 圖2為圖形記憶體控制器集線器（GMCH)之一第一實施例 ，該集線H與-時鐘產生器協同運作，藉以控制核心頻率 及/或電壓。 圖3為圖形記憶體控制器集線器（GMCH)之一第二實施例 泫本、.泉喬與時鐘產生器協同運作，藉以控制顯示器所 使用之頻率及/或電壓。 a圖4為GMCH之活動控制電路，特別是圖2和圖3所示狀態 足序為和活動指示器電路之一實施例。 圖5A為圖4所活動控制電路所使用的閒置狀態頁（ISp) 暫存器之一實施例。 84963 -26- 1289806 圖5B為圖4所示活動控制啦 (吻暫存器之-實施例。4所使用的間置控制和狀態 『為圖4所示活動控制電路之閒置偵測器之-實施例。 回# 7B4 ^私圖貫施例，該流程圖概述了圖4中、、舌 動控制電路自「快」至「怦 Τ ^ 、 、 良」頻率之一般頻率轉換運作。 圖8為一流程圖會施例， ♦ "例诼現程圖說明圖4所示活動控制 ^路 < 頻率轉換單元之運作。 …圖9為圖形記憶體控制器集線器(gmch)之第2實施例， /木、泉為與—時鐘產生器協同運作，藉以控制顯示器所使 用的頻率及/或電壓。 圖10為圖9所示同步器邏輯之一實施例。 圖11為控制GMCH頻率和電壓調節的軟體模組之實施例c 圖12為圖η所不軟體模組之示範性一般運作的圖。 圖U為規劃用以控制計算裝置的運作行為之政策的一第 圖形使用者介面之一示範實施例。 圖14為規劃用以控制計算裝置的運作行為之政策的一第 二圖形使用者介面之一示範實施例。 【圖式代表符號說明】 100 計算裝置 110 處理器 120 時鐘產生器 140 圖形記憶體控制器集線器（GMCH) 150 記憶體 160 匯流排 84963 -27- 1289806 180 顯示單元 190 H〇ST_CLK訊號 195 第二時鐘（CLK2)訊號 200 圖形核心 210 主鎖相迴路（PLL)電路 213 時鐘來源 220 分頻器電路 225 記憶體控制器 230 顯示埠 235 活動控制電路 240 狀態定序器 241， 242 控制訊號 245 活動指示器電路 250 電壓調節器控制電路 255 核心PLL電路 260 記憶體時鐘（MCLK)訊號 265 調整過的時鐘訊號 270 繪圖時鐘（CRCLK)訊號 300 閒置偵測器 302, 304, 306,： 3 08 DONE 訊號 309 GIDLE 310 閒置監視器 320 閒置計數器 321， 322, 323, 341，輸入 -28- 84963 1289806 342, 324, 330 340 345 346 347 348 349 350 351 352 353 360, 364 365 370, 374, 420, 380 381 390 395 400, 343, 344 348 輸出 組合邏輯單元 間隔計數器 快狀態間隔 慢狀態間隔 CSTATE 最高有效位元 DSTATE 減法器 慢到快狀態閾 快到慢狀態閾 輸出訊號 361，362，363,選擇元件 HW—CH—FREQ 訊號 371，372，373,邏輯閘 375, 376，377， 430, 440 頻率轉換單元 CH_FREQ_REQ 訊號 閒置狀態頁（ISP)暫存器 閒置控制和狀態（ICS)暫存器 401，402, 403 位元 84963 -29- 第一邏輯閘 初始化閒置和間隔計數器； START_CNT-0 將第一預設時間間隔載入到間隔計 數器（1C) 將閾值載入減法器 START_CNT是否置高？ 閒置計數器和間隔計數器（1C)開始計 數 間隔計數器（1C)計數值是否為零？ 停止計數器 對閒置計數值、CSTATE、DSTATE 和溫度值進行取樣 EN_HW_TRAN-1?
HW.CH.FREQ二CSTATE ㊉ MSB二 CSTATE ㊉ DSTATE 溫度值是否低於限制值？ 轉換頻率（若適用） CSTATE=1 且 HW_CH_FREQ=1 不變頻 SWCHFREO二CSTATE㊉ SWRST25 溫度值是否低於限制值？
CSTATE二1 且 SWCHFREQ二1 監控CH_FREQ—REQ、DATATE、CSTATE -30 - 1289806 605 610 615 620 625 630 635 640 700 710 800 810 811， 820, 830 832 840 841 850 861， 880 900 905 910 CH—FREQ—REQ是否置高？ DSTATE 二 CSTATE? 由硬體停止運作 繪圖引擎是否完成了處理？ 選通繪圖時鐘（CRCLK) 更新 CSTATE(CSTATE:=DSTATE) 閉塞繪圖時鐘（CRCLK) 重新啟動受停止之硬體 PLL·電路 同步器邏輯 同步器控制邏輯 同步器 812 取樣元件 870, 871，872 選擇元件 CHCLK訊號 MCLK訊號 發送訊號 接收訊號 同步器 862 正反器 旁路訊號 機器可讀媒體 軟體模組 第一軟體模組 84963 -31 - 1289806 915 第二軟體模組 920 第三軟體模組 950, 1010 策略 955 事件 960 限制 965 請求 1000 圖形使用者介面 1020 最長電池哥命 1030 最大效能 1040 自適應策略 1050 圖形使用者介面 1060 「被動」策略條件 1070 「主動」策略條件 84963 - 32 -

Claims (1)

1289806 抬^、申清專利範圍： 1· 一種圖形記憶體控制器集線器，其包括： 一圖形核心；及 包路’其用於改變一供應到該圖形核心之―繪圖時 鐘訊號的頻率，該電路監視該圖形核心之閉置率，且在 該閒置率超過一所決的時間百分比時，降低該繪圖時鐘 矾號之頻率水平。 如申請專利範圍第1項之圖形記憶體控制器集線器，A 中該電路包括： /、 、連接土邊圖形核心之核心鎖相迴路（PLL)電路，該 知心PLL電路用於提供該繪圖時鐘訊號，·及 ’舌動控制電路，其用於控制該核心PLL電路之一輸 出〇 、申明專利範圍第2項之圖形記憶體控制器集線器，其 進一步包括： ’、 卞一分頻器電路，其用於提供一時鐘訊號至該核心PLL 4電路，該時鐘訊號用於產生該繪圖時鐘訊號。 如申請專利範圍第3項之圖形記憶體控制器集線器，其 進一步包括： 硕不埠，其適於接收一來自該圖形核心之輸出；及 5 一鎖相迴路電路，其提供一時鐘訊號至該顯示埠。 如申請專利範圍第2項之圖形記憶體控制器集線器，其 中该活動控制電路進一步包括： ’舌動扣π态電路，其用於藉由監視該圖形核心之資 料963 1289806 料處理活動來決定該圖形核心之閒置率；及 一狀態定序器，其連接至該活動指示器電路及該核心 PLL電路，該狀態定序器可在該活動指示器電路之一決 定之後，發訊調整該繪圖時鐘訊號之頻率水平。 6. 如申請專利範圍第5項之圖形記憶體控制器集線器，其 中該活動控制器電路進一步包括：
一閒置偵測器，以在多個單元中之每一單元閒置時， 產生一有效全體閒置（GIDLE)訊號，該等多個單元包括 一壓縮/解壓縮單元（MPEG_D〇NE)、一三維繪圖單元 (3D—DONE)、一二維繪圖單元（BLT—DONE)、及一硬體 收集單元（HB—DONE)中之至少兩個單元。 7. 如申請專利範圍第6項之圖形記憶體控制器集線器，其 中該活動控制器電路進一步包括：
一暫存器，其具有獨特地與該等多個單元之每一個單 元對應之至少一位元，使得與該等多個單元中之一選定 的單元相關之一位元的設定如一遮罩運作，以使得該選 定的單元對該閒置偵測器呈現出閒置。 8. 如申請專利範圍第2項之圖形記憶體控制器集線器，其 進一步包括： 一時鐘產生器，其產生至少一時鐘訊號以提供至該核 心P L L電路，該繪圖時鐘訊號係以該時鐘訊號為基礎。 9.如申請專利範圍第5項之圖形記憶體控制器集線器，其 中該活動控制電路進一步包括： 一連接至該活動指示器電路之電壓調節器電路，該電 84963 1289806 壓調節器電路用於調整供應至該圖形核心之電壓。 ίο. —種用於在内部控制一圖形記憶體控制器集線器的時 鐘頻率之電路，其包括： 一第一計數器，其用於在檢查該圖形記憶體控制器集 線器之閒置率之前，設定一繪圖時鐘訊號之週期數； 一第二計數器，其在該圖形記憶體控制器集線器閒置 時，隨該繪圖時鐘訊號的每一週期遞增； 一減法器，其將該第二計數器之一計數值與一確定閾 值比較；及 一頻率轉換單元，其在該計數值大於該確定閾值之情 況下，調整該繪圖時鐘訊號之頻率。 1 1.如申請專利範圍第10項之電路，其中該第一計數器為一 遞減計數器。 12. 如申請專利範圍第11項之電路，其中該第二計數器為一 遞加計數器。 13. 如申請專利範圍第10項之電路，其進一步包括： 一連接至該第二計數器之一致能輸入的閒置偵測器 電路。 14. 如申請專利範圍第10項之電路，其進一步包括： 一連接至該減法器之一輸出的多工器，該多工器用於 輸出一快頻率閾值、和一慢頻率閾值中之一閾值。 15. 如申請專利範圍第14項之電路，其中該多工器之輸出由 該電路之目前狀態（CSTATE)決定。 16. 如申請專利範圍第10項之電路，其中該減法器之輸出為 84963 1289806 該電路之一預期狀態（DSTATE)。 17. 如申請專利範圍第16項之電路，其中若該CSTATE及該 DSTATE之一「互斥或」（XOR)結果使一訊號置高，該 頻率轉換單元接收該訊號以改變該緣圖時鐘訊號之一 頻率水平。 18. 如申請專利範圍第17項之電路，其中若一圖形核心之溫 度水平超過一所決定的溫度值，該頻率轉換單元阻止改 變該繪圖時鐘訊號之該頻率水平。 1 9.如申請專利範圍第1 8項之電路，其中當該圖形核心之該 溫度水平超過所決定的該溫度值時，該頻率轉換單元甚 至使該繪圖時鐘訊號之該頻率水平降低。 20. —種整合的裝置，其包括： 一圖形核心；及 一電路，其用於監視一與該圖形核心之運作行為相關 之事件，並在偵測到該事件後發訊給該圖形核心，以調 整該圖形核心之該運作行為。 21. 如申請專利範圍第20項之整合的裝置，其中由該電路監 視之該事件是與該圖形核心之總執行時間對非資料處 理活動相關之閒置百分比。 22. 如申請專利範圍第21項之整合的裝置，其中該電路包 括： 一時鐘來源電路，其連接至該圖形核心，該時鐘來源 電路用於提供一繪圖時鐘訊號至該圖形核心；及 一活動控制電路，其在該閒置率超過一所決定的時間 84963 1289806 百分比之情況下，降低供應至該圖形核心之該繪圖時鐘 訊號之頻率水平。 23. 如申請專利範圍第22項之整合的裝置，其中若該閒置百 分比降至一選定閾值之下，該活動控制電路增大該繪圖 時鐘訊號之該頻率水平。 24. 如申請專利範圍第20項之整合的裝置，其中由該電路監 視之該事件包括一時鐘速率比。 25. 如申請專利範圍第20項之整合的裝置，其中由該電路監 視之該事件包括時鐘調節百分比。 26. 如申請專利範圍第20項之整合的裝置，其中該運作行為 係施予該圖形核心之一電壓位準。 27. —種計算裝置，其包括： 一處理器；及 一連接至該處理器之圖形記憶體控制器集線器，其包 括一圖形核心、和用於改變供應至該圖形核心之一繪圖 時鐘訊號的頻率和'^電壓之電路，該電路在該圖形核心 之一測得的閒置率超出之情況下，降低該繪圖時鐘訊號 之頻率水平。 28. 如申請專利範圍第27項之計算裝置，其中該圖形記憶體 控制器集線器之該電路包括： 一活動指示器電路，其用於藉由監視該圖形核心之資 料處理活動決定閒置率；及 一連接至該活動指示器電路之狀態定序器，該狀態定 序器依據由該活動指示器電路所決定之一閒置量，發訊 84963 1289806 調整該繪圖時鐘訊號之該頻率水平。 29.如申請專利範圍第28項之計算裝置，其中該活動指示器 電路包括= 一閒置偵測器，當多個單元中之每一單元閒置時，其 產生一有效整體閒置（GIDLE)訊號，該等多個單元包括 一壓縮/解壓縮單元（MPEG_D〇NE)、一三維繪圖單元 (3D—DONE)、一二維繪圖單元（BLT—DONE)、及一硬體 收集單元（HB_D〇NE)中之至少兩個單元。 84963
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