JP2005524903A - 一体化されたグラフィック装置の電力管理 - Google Patents
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Abstract
Description
本発明の実施例は、電力管理の技術分野に関し、より詳細には、例えば要求やロードなどのイベントに基づくグラフィックコントローラによる電力消費の増減に関する。
[2.一般的背景]
ここ数年の間に、より高い周波数で動作し、追加的及び/または拡張的特徴をサポートする改良されたグラフィックコントローラの開発を引き起こしてきた半導体技術において多くの進展があった。これらの進展はハードウェアメーカーによるより高速かつより高度なグラフィックカード及びコンピュータの設計及び構築を可能にしてきたが、それらはまた電池により電源供給されるラップトップや携帯型コンピュータに不都合をもたらしている。特に、これらの電池により電源供給されるコンピュータは、従来のものより副産物としてより大きな電力の消費とより大きな熱の発散を要する。
[詳細な説明]
本発明は、本発明の実施例を示すのに用いられる以下の説明及び添付された図面を参照することにより最も良く理解されるであろう。
I.一般的構成
図1を参照するに、計算装置100内部で用いられる回路の一実施例が示される。計算装置100は、プロセッサ110、クロック発生器120、メモリ130及びグラフィックメモリコントローラハブ(GMCH)などの集積装置140から構成される。GMCH140は、それぞれバス150と160を介してプロセッサ110とメモリ130に接続される。GMCH140は、クロック発生器120から基準クロック信号を受け取り、後述される電圧調整器170から調節された電圧を受け取る。図示されてはいないが、計算装置100は、1以上の内部電池あるいはコネクタラインを介して電気ソケットから与えられる交流(AC)電力により電力供給されるかもしれない。
II.グラフィックメモリコントローラハブの実施例
図2を参照するに、コアとなる周波数及び/または電圧利用を制御するため、クロック発生器120に合わせて動作するグラフィックメモリコントローラハブ(GMCH)140の第1実施例が示される。本実施例では、GMCH140は、グラフィックコア200、1以上のクロックソース210と215(例えば、位相同期「PLL」回路など)、任意的な周波数分割回路220、メモリコントローラ225、表示ポート及び動作制御回路235から構成される。動作制御回路235は、状態シーケンサ240、動作表示回路、電圧調整制御回路250及びコアPLL回路255を有する。
III.動作制御回路の実施例
A.動作制御回路の一例となる論理
図4を参照するに、動作制御回路235、特に、図2と図3の状態シーケンサ240と動作表示回路245の一実施例が示される。一般に、このような回路は、アイドル状態検出器300、アイドル状態モニタ310、減算器350、選択要素(例えば、マルチプレクサなど)360〜364、論理ゲート370〜377及び以下で詳細に説明される周波数スイッチユニット380を有する。一般に、周波数スイッチユニット380は図2の状態シーケンサとして動作し、当該回路の残りは動作表示回路245として動作する。
B.動作制御回路の一例となる動作
図7Aと図7Bを参照するに、図4の動作制御回路の「高速」から「低速」周波数への一般的な周波数スイッチ処理を概観するフローチャートの一実施例が示される。この処理中、アイドル状態カウンタとインターバルカウンタの両方がソフトウェアによるイネーブル状態に応答して初期化される(ブロック500)。CSTATEはアサートされているため、予め設定された第1の期間が電力上昇においてインターバルカウンタにロードされる(ブロック505)。この予め設定された第1期間は、例示的な本実施例では、高速状態インターバルに等しい。また、高速−低速閾値が減算器にロードされる(ブロック510)。
[外1]
に等しい(ブロック540と545)。従って、DSTATEがCSTATEと異なり、かつGMCHの検知された温度がある閾値未満である場合、GMCHのCRCLK信号にはユーザには見えない周波数スイッチ処理が行われる(ブロック550と560)。しかしながら、検知された温度が当該閾値より大きい場合、所望の移行がより低い周波数へのものであれば周波数スイッチ処理が行われる(ブロック550と555)。所望の処理がより高い周波数へのものであれば、周波数スイッチ処理は行われない(ブロック560と565)。
IV.周波数スイッチユニットの一例となる動作
図8を参照するに、周波数スイッチユニットの動作を示すフローチャートの一実施例が示される。周波数スイッチユニットは、CH_FREQ_REQ信号と共にCSTATEとDSTATEの値をモニタする(ブロック600)。CH_FREQ_REQ信号がアサートされ、かつDSTATEがCSTATEと等しくない場合、周波数スイッチユニットがイネーブルとされる(ブロック605と610)。CH_FREQ_REQ信号はアサートされるが、DSTATEがCSTATEに等しい場合、周波数スイッチ処理は最近行われたかもしれず、当該リクエストは無視される。
Claims (29)
- グラフィックコアと、
前記グラフィックコアに供給されるレンダリングクロック信号の周波数を変更し、前記グラフィックコアのアイドル状態をモニタし、前記アイドル状態が所定の時間割合を超える場合、前記レンダリングクロック信号の周波数レベルを低下させる回路とから構成されるグラフィックメモリコントローラハブ。 - 請求項1記載のグラフィックメモリコントローラハブであって、
前記回路は、
前記グラフィックコアに接続され、前記レンダリングクロック信号を提供するコア位相同期(PLL)回路と、
前記コアPLL回路の出力を制御する動作制御回路とから構成されることを特徴とするグラフィックメモリコントローラハブ。 - 請求項2記載のグラフィックメモリコントローラハブであって、さらに、
前記コアPLL回路に前記レンダリングクロック信号の生成に利用されるクロック信号を提供する周波数分割回路を有することを特徴とするグラフィックメモリコントローラハブ。 - 請求項3記載のグラフィックメモリコントローラハブであって、さらに、
前記グラフィックコアから出力を受け取るよう構成される表示ポートと、
前記表示ポートにクロック信号を提供する位相同期回路とを有することを特徴とするグラフィックメモリコントローラハブ。 - 請求項2記載のグラフィックメモリコントローラハブであって、
前記動作制御回路は、
前記グラフィックコアによるデータ処理動作をモニタすることにより、前記グラフィックコアのアイドル状態を決定する動作表示回路と、
前記動作表示回路と前記コアPLL回路に接続され、前記動作表示回路による決定に応答して、前記レンダリングクロック信号の周波数レベルの調整を合図する状態シーケンサとから構成されることを特徴とするグラフィックメモリコントローラハブ。 - 請求項5記載のグラフィックメモリコントローラハブであって、
前記動作表示回路は、
圧縮/解凍ユニット(MPEG_DONE)、3次元レンダリングユニット(3D_DONE)、2次元レンダリングユニット(BLT_DONE)及びハードウェアビンニングユニット(HB_DONE)の少なくとも2つを含む複数のユニットの各々がアイドル状態であるとき、アクティブなGlobal Idle(GIDLE)信号を生成するアイドル状態検出器から構成されることを特徴とするグラフィックメモリコントローラハブ。 - 請求項6記載のグラフィックメモリコントローラハブであって、
前記動作表示回路は、さらに、
前記複数のユニットの選択されたユニットが前記アイドル状態検出器に対しアイドル状態に見えるように、前記選択されたユニットに関するビットの設定がマスクとして機能するため、前記複数のユニットの各々に一意的に対応する少なくとも1つのビットを有するレジスタを有することを特徴とするグラフィックメモリコントローラハブ。 - 請求項2記載のグラフィックメモリコントローラハブであって、さらに、
前記コアPLL回路に提供する少なくとも1つのクロック信号を生成するクロック発生器を有し、
前記レンダリングクロック信号は、前記クロック信号に基づくことを特徴とするグラフィックメモリコントローラハブ。 - 請求項5記載のグラフィックメモリコントローラハブであって、
前記動作制御回路は、さらに、
前記動作表示回路に接続され、前記グラフィックコアに供給される電圧を調節する電圧調整回路を有することを特徴とするグラフィックメモリコントローラハブ。 - グラフィックメモリコントローラハブのクロック周波数を内部的に制御する回路であって、
前記グラフィックメモリコントローラハブのアイドル状態をチェックする前、レンダリングクロック信号のサイクル数を設定する第1カウンタと、
前記グラフィックメモリコントローラハブがアイドル状態であるとき、前記レンダリングクロック信号の各サイクルに対しインクリメントされる第2カウンタと、
前記第2カウンタのカウント値と所定の閾値を比較する減算器と、
前記カウント値が前記所定の閾値より大きい場合、前記レンダリングクロック信号の周波数を調整する周波数スイッチユニットとから構成される回路。 - 請求項10記載の回路であって、
前記第1カウンタは、ダウンカウンタであることを特徴とする回路。 - 請求項11記載の回路であって、
前記第2カウンタは、アップカウンタであることを特徴とする回路。 - 請求項10記載の回路であって、さらに、
前記第2カウンタのイネーブル入力に接続されるアイドル状態検出回路を有することを特徴とする回路。 - 請求項10記載の回路であって、さらに、
前記減算器の入力に接続され、高速周波数閾値と低速周波数閾値の1つを出力するマルチプレクサを有することを特徴とする回路。 - 請求項14記載の回路であって、
前記マルチプレクサの出力は、該回路の現在状態(CSTATE)により決定されることを特徴とする回路。 - 請求項10記載の回路であって、
前記減算器の出力は、該回路の所望状態(DSTATE)であることを特徴とする回路。 - 請求項16記載の回路であって、
前記周波数スイッチユニットは、前記レンダリングクロック信号の周波数レベルを変更する信号を、前記CSTATEと前記DSTATEの排他的OR(XOR)の結果が前記信号をアサートする場合に受け取ることを特徴とする回路。 - 請求項17記載の回路であって、
前記周波数スイッチユニットは、グラフィックコアの温度レベルが所定の温度を超える場合、前記レンダリングクロック信号の周波数レベルの変更を回避することを特徴とする回路。 - 請求項18記載の回路であって、
前記周波数スイッチユニットは、前記グラフィックコアの温度レベルが前記所定の温度を超えたとしても、前記レンダリングクロック信号の周波数レベルを低下させることを特徴とする回路。 - グラフィックコアと、
前記グラフィックコアの処理動作に関するイベントをモニタし、前記グラフィックコアの処理動作の調整のためのイベントの検出により、前記グラフィックコアに合図する回路とから構成される集積装置。 - 請求項20記載の集積装置であって、
前記回路によりモニタされるイベントは、前記グラフィックコアによる非データ処理動作によるトータルの実行時間に関するアイドル状態の割合であることを特徴とする集積装置。 - 請求項21記載の集積装置であって、
前記回路は、
前記グラフィックコアに接続され、前記グラフィックコアにレンダリングクロック信号を提供するクロックソース回路と、
前記アイドル状態が所定の時間割合を超える場合、前記グラフィックコアに供給される前記レンダリングクロック信号の周波数レベルを低下させる動作制御回路とから構成されることを特徴とする集積装置。 - 請求項22記載の集積装置であって、
前記動作制御回路は、前記アイドル状態の割合が選択された閾値を下回る場合、前記レンダリングクロック信号の周波数レベルを引き上げることを特徴とする集積装置。 - 請求項20記載の集積装置であって、
前記回路によりモニタされるイベントには、クロックスピードレシオが含まれることを特徴とする集積装置。 - 請求項20記載の集積装置であって、
前記回路によりモニタされるイベントには、クロックスロットリングパーセントが含まれることを特徴とする集積装置。 - 請求項20記載の集積装置であって、
前記処理動作は、前記グラフィックコアに印加される電圧レベルであることを特徴とする集積装置。 - プロセッサと、
前記プロセッサに接続されるグラフィックメモリコントローラハブとから構成される計算装置であって、
前記グラフィックメモリコントローラハブは、
グラフィックコアと、
レンダリングクロック信号の周波数と前記グラフィックコアに供給される電圧を変更し、前記グラフィックコアの測定されたアイドル状態が超過した場合、前記レンダリングクロック信号の周波数レベルを低下させる回路とから構成されることを特徴とする計算装置。 - 請求項27記載の計算装置であって、
前記グラフィックメモリコントローラハブの回路は、
前記グラフィックコアによるデータ処理動作をモニタすることによりアイドル状態を決定する動作表示回路と、
前記動作表示回路に接続され、前記動作表示回路により決定されたアイドル状態量に基づき、前記レンダリングクロック信号の周波数レベルの調整を合図する状態シーケンサとから構成されることを特徴とする計算装置。 - 請求項28記載の計算装置であって、
前記動作表示回路は、
圧縮/解凍ユニット(MPEG_DONE)、3次元レンダリングユニット(3D_DONE)、2次元レンダリングユニット(BLT_DONE)及びハードウェアビンニングユニット(HB_DONE)の少なくとも2つを含む複数のユニットの各々がアイドル状態であるとき、アクティブなGlobal Idle(GIDLE)信号を生成するアイドル状態検出器から構成されることを特徴とする計算装置。
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