TWI282919B

TWI282919B - Semiconductor integrated circuit capable of adjusting the operation timing of an internal circuit based on operating environments

Info

Publication number: TWI282919B
Application number: TW94100978A
Authority: TW
Inventors: Hiroyoshi Tomita
Original assignee: Fujitsu Ltd
Priority date: 2004-09-28
Filing date: 2005-01-13
Publication date: 2007-06-21
Also published as: JP4762520B2; JP2006099831A; CN100340942C; KR20060028665A; US6973001B1; TW200611100A; KR100589932B1; CN1755577A

Description

^82919 九、發明說明：

C先前技術】

種半導體積體電路，其包括一個用於運作時序的時序調整電路。發明背景内建於半^體積體電路内的時序調整電路調整像時鐘般之時序訊號的延遲時間俾可調整該内部電路的運作時序μ例如&日^序_整電路具有串接的延遲級。該時序調整電路使用-個延遲控制訊號來選擇連續地從該等延遲級輪出之延遲時序訊號巾之任—者，而然後把被選擇的延遲日守序汛號輸出到該内部電路。該延遲控制訊號是在該半導體積體電路之内產生（例如，曰本未審查專利申請案公告第 2003-163584號案）。個這類型的k序調整電路包括一個用於把一個輸出節點預先充電的pMOS電晶體及數對用於把該輸出節點放電的nMOS電晶體。每對nMOS電晶體的閘極是分別連接到數個位元的任一延遲控制訊號及該等延遲級的任一輸出。由該延遲控制訊號所選擇的pMOS電晶體及一對nMOS電晶體是被用來把該輸出節點充電或者放電，藉此產生一個延遲時序訊號在該輸出節點。另一方面，一種電路技術業已被建議，其使用一個用於把一個輸出節點預先充電的pMOS電晶體及一對用於把 1282919 該輸出節點放電的nMOS電晶體俾可偵測在兩個訊號之間的相位差（例如，曰本未審查專利申請案公告第只以 ^116342號案）。在這電路中，當該對碰⑽電晶體的問極 s分別接收兩個用於偵測相位差的訊號時，該pMOS電晶體的 5 閘極接收一個預先充電訊號。、前述的延遲控制訊號通常是利用一個溶絲或其類似來破預先產生。為了這理由，當—個改變發生在—個半導體 • ㈣電路的運作溫度或者運作電壓上時，-_部電路的運作時序無法跟隨這改變作調整。 /路的的電路存在。邝 C考务明内容]| 發明概要 15 20 電源, 界電壓、運作溫度，电源电壓上之改變來自動地調敕成 ^ , 疋—個内部電路的運f 序。本發明因此傾向於改進一個延1

Km 導體積體電路的運十界俾可提做進的製造鱗㈣的別取半導/ 兔明亦傾向於改進一$ 千Vto積體電路之系統的運作邊界根據本發明的其中一個特徵於-個第-節點與一條第_電源广個第-電勘預先充電到一個第一電源電壓。壑之::俾可把該第-· 者是串聯地設置在該第—節點與〜對弟二電晶體中之肩個時序訊號延遲電路具有數個；條第二電源線之間。藉由連續地把在^ , 璆的延遲級俾可產生_ ^巴在〜個弟一級接 <弟一時序訊號反相4 6 1282919 得到的延遲時序訊號。每對第二電晶體的閘極分別接收_ 對它們之升緣與降緣是彼此相鄰之延遲時序訊號中之一者和另一者，並且連績地把在該被預先充電到該第一電源電 Μ之第-節點的電荷釋放。該對第二電晶體接收該對彼此 ” 5㈣的延遲時序訊號。數個_電路在彼此不同的時序運該等偵測電路中之每一者偵測在該被放電之第一節點的電塵作為-個邏輯值。一個選擇器端視一個由該等_ • €路所提供的_結果而絲選擇數個第二時序訊號中之任一者。一個内部電路與一個由該選擇器所選 ίο序訊號同步地運作。 τ ^〜/又疋崦祝構成該半導體積體路之電晶體的臨界電塵、該半導體積體電路的運作1 或者供應到該半導體積體電路的電源電壓來改變。=、丄 15 原因，該内部電路的運作時序能夠端視該臨^ = 作=Γ::Γ來被自動最佳地設定。每^ §_豐有源周期期間被打開。該⑽周期是短r序該第-節關電荷被逐漸地移去。由於在…弄在壓上的，率能夠被降低，要響應於在度、與電源電壓上之細微改變來調作溫序是有可能的。這導致在半導體積體電路；=作時在製造產量上的改進。要改坟界上與之系統的猶料亦是有可㈣赠取斜料積體電路在本發明之其中-個特㈣較佳例子中，—個取樣訊 20 ^2919 ==::::::序_可產_取樣等偵測電路偵測 R的取樣時序訊號同步，該插 _ 、“ 在该第一節點的電壓作為一偏、羅短 5 10 使把:二 =:，由該㈣測電路物的邏輯:來在本發度:決定容易是有可能的。是設置於該等偵測電路==佳例子中，數個問電路等侦測電路所提供_二:=間俾可問鎖一個由該測結果，藉此允許該等上!路::：電路能夠保細貞序訊I卢之針心、、 u路在该選擇器選擇該第二時週期，而因此==_測運作。據此，要縮短該偵測到該内部電路==運作溫度與電源電廢上之改變起直的。 4序破改^止所需的時間是有可能 15 結束之其中一個特徵的較佳例子中，與一個取樣等門^門:1 亥寺取樣時序訊號中之最後一者同步地，該等^路能夠=測電路所提供的㈣結果。該之後運作’籍此確保;：:;:::_^ 延遲個特徵的較佳例子中，該取樣訊號期期間連續地產號或者該時鐘訊號的第一水平周域生㈣取樣時序訊號。該選擇器在該時鐘 1_二水平周期期間選擇該等第二時序訊號中之任一相#电路自—個接續該於其期間該第二時序訊號被弟—水平周期的第-水平周期起與由該選擇器所選 20 1282919 擇的第二時序訊號同步地運作。即，在該時鐘訊號的一個週期期間’要福測在該第-節點的電磨作為一個邏輯值，及端視該债測結果而定來選擇該第二時序訊號是有可能的。據此’要縮短該谓測週期，而因此縮短從在運作溫度 5與電源電壓上之改變起直到該内部電路之運作時序被改變為止所需的時間是有可能的。在本發明之其中一個特徵的較佳例子中，一個編碼器是設置於該㈣測電路與該制電路之間俾可把—個由該等偵測電路所提供的偵測結果編碼來致能數個編碼訊號中 1〇之任一者並且把該數個編碼訊號分別輸出到該等閃電路。該編碼器的禁能時序延遲電路延遲與要被致能之編碼訊號之致能時序相關之一個被致能之編碼訊號的禁能時序。這允許該等編碼訊號中之任一者被經常致能。因此要防止該選擇器無選擇任何該等第二時序訊號是有可能的。結果， 15要防止該半導體積體電路由於該内部電路不運作所引致的故障是有可能的。在本發明之其中一個特徵的較佳例子中，一個致能電路在一個時鐘訊號或者該第一時序訊號的第一水平周期期間接收一個致能訊號並且在該時鐘訊號的第二水平周期期 2〇間輸出该接收的致能訊號。該取樣訊號延遲電路或者該時序訊號延遲電路響應於由該致能電路所輸出的致能訊號來開始運作。由於該取樣訊號延遲電路或者該時序訊號延遲電路開始無運作直到該致能訊號被接收為止，要降低該半導體積體電路的電力消耗是有可能的。 1282919 在本發明之其中-個特徵的較佳例子中，該等谓測電路與4等彼此不同之被延遲的時序訊號同步地偵測在該第 -節點的電壓作為邏輯值。被產生俾被供應到一對第二電㈣之閘極之料被延遲㈣序訊號亦能誠使用作為該等偵測電路的運作訊號，藉此縮減該半導體積體電路之晶片的成本與電路尺寸。在本發明之其中-個特徵的較佳例子中，由該選擇器所接收的該等第二時序訊號是為該等被延遲的時序訊號。被產生俾可被供應到一對第二電晶體之閘極之該被延遲的 1〇呀序訊號亦能夠被使用作為由該選擇器所選擇的第二時序 Λ旎，藉此縮減該半導體積體電路之晶片的成本與電路尺寸0 在本發明之其中一個特徵的較佳例子中，該偵測電路包括一個具有連接到該第一節點之閘極和輸出一個對應於 15該邏輯值之電壓之汲極的電晶體。該電晶體具有一個設定為比形成於該半導體積體電路中之其他電晶體之臨界電壓低的臨界電壓（絕對值）。這使得要縮短由該等谓測電路所要求的偵測時間而因此防止該輸出不是處於高位準或者低位準是有可能的。 2〇在本發明之其中一個特徵的較佳例子中，該第一時序訊號是為一個時鐘訊號。即，本發明是可應用於一個與一個時鐘訊號同步地運作的半導體積體電路。在本發明之其中一個特徵的較佳例子中，該内部電路疋為一個用於與被選擇之第二時序訊號同步地輪出資料的 1282919 資料輸出電路，該資料是從一個記憶體核心内的記憶體細胞讀取出來。本發明能夠被應用於一個半導體記憶體俾可調整一個資料輸出電路的運作時序，藉此提供一個改進的運作邊界給該半導體記憶體。 5 圖式簡單說明本發明的本質、原理、及利用將會由於後面配合該等附圖的詳細說明而變得更清楚明白，在該等附圖中，相同的部件是由相同的標號標示，在該等附圖中：第1圖是為一個顯示本發明之第一實施例之半導體積 10 體電路的方塊圖；第2圖是為一個顯示在第1圖中所示之時序調整電路的詳細方塊圖；第3圖是為一個顯示在第2圖中所示之致能電路的詳細電路圖； 15 第4圖是為一個顯示在第3圖中所示之致能電路之運作的時序圖；第5圖是為一個顯示在第2圖中所示之取樣時鐘延遲電路的詳細電路圖，第6圖是為一個顯示在第5圖中所示之取樣時鐘延遲電 20 路之運作的時序圖；第7圖是為一個顯示在第2圖中所示之時鐘延遲電路的詳細電路圖；第8圖是為一個顯示在第7圖中所示之時鐘延遲電路32 之運作的時序圖； 11 1282919 第9圖是為一個顯示在第2圖中所示之類比延遲電路30 的詳細電路圖，第10圖是為一個顯示在第2圖中所示之第一閂電路34 的詳細電路圖， 5 第11圖是為一個顯示在第2圖中所示之編碼器36與第二閂電路40的詳細電路圖；第12圖是為一個顯示在第2圖中所示之閂時鐘產生器 38的詳細電路圖；第13圖是為一個顯示在第11圖中所示之閂40a的詳細 10 電路圖；第14圖是為一個顯示在第11圖中所示之閂40b的詳細電路圖；第15圖是為一個顯示在第2圖中所示之選擇器42的詳細電路圖； 15 第16圖是為一個顯示該第一實施例之SDRAM之範例運作的時序圖；第17圖是為一個顯示該第一實施例之SDRAM之另一個範例運作的時序圖；第18圖是為一個顯示該第一實施例之SDRAM之又另 20 一個範例運作的時序圖；第19圖是為一個顯示t A C在高臨界電壓下對電源與溫度之依存性的特性圖；第20圖是為一個顯示tAC在低臨界電壓下對電源與溫度之依存性的特性圖； 12 第2i圖是為一個顯示t〇度之依存性的特性圖； m界電壓下對電源與溫弟22圖是為一個顯示t〇H在低臨界、、度之依存性的特性圖；及 1下對電源與溫 5 第23圖是為一個顯示一個在本發導體積體電路内之時序調整電路的詳細=二貫施例之半【實施方式】鬼圖。較佳實施例之詳細說明 10 現在，本發明的實施例將會配合該等圖式中的雙圓形表示外部端。在^ =圖作說明^ 號線是由數條線組成。此外，與—條中的粗體訊部件是由數個電馳成一她由接之方塊的是被給予與該端名字之符號㈣卩端I、應的虎 3 4你认竹咸。一條沿著它一個汛唬疋被傳輸的訊號線是被給予盥 15 讯旒名字之符號相同 ::遽。-個尾巴有，，Z，，_^ 或者尾巴有，，X，，的訊號表示負邏輯。幻圖顯示本發明之第-實施例的半導體積體電路。這半導體祕電路是歧c聰心£來_成於—個石夕基體上作為-種時鐘同步型的同她鳩（於此後稱為 SDRAM卜該SDRAM包括—個時鐘緩衝器1〇、_個命令緩衝器12、-個位址缓衝器/暫存器14、_個1/〇資料緩衝器 /暫存器16(-個内部電路）、-個控制訊號⑽、一個模式暫存為20、一個行位址计數器22、一個時序調整電路％、及儲存庫ΒΑΝΚ0至BANK3 (|己憶體核心）。 20 1282919 當一個時鐘致能訊號CKE被致能時（處於高位準），該時鐘緩衝器10接收一個外部時鐘訊號CLK，其然後被輸出作為内部時鐘訊號ICLK和ICLK1。該内部時鐘訊號ICLK (第一時序訊號）被供應到一個與該時鐘同步地運作的電 5 路。為了與該時鐘訊號CLK同步地接收一個外部訊號，該内部時鐘訊號ICLK1被供應到該命令緩衝器12、該位址緩衝器/暫存器14、該I/O資料緩衝器/暫存器16、和該時序調整電路24。該時鐘緩衝器1〇是響應於該被致能的時鐘致能訊號CKE來致能一個致能訊號ENBL。 ίο 當一個晶片選擇訊號/cs被致能時，該命令緩衝器12 與e亥内部時鐘訊號ICLK1同步地接收一個列位址選通訊號 /RAS、一個行位址選通訊號/CAS、與一個寫入致能訊號 /WE，而然後把該等被接收的訊號輸出到該控制訊號閂18 作為一個控制訊號俾可運作該等儲存庫ΒΑΝΚ0至 15 BANK3。當該等訊號/CS，/RAS,/CAS，和/WE是全部處於低位準時，該命令緩衝器12輸出一個用於設定該模式暫存器 20的模式暫存器設定訊號MRS。該位址緩衝器/暫存器14與該内部時鐘訊號ICLK1同步地接收位址訊號A0至13，而然後輸出該等被接收的訊號作 20為一個列位址訊號RAD或者一個行位址訊號cad。另一方面，该位址緩衝器/暫存器14與該内部時鐘訊號ICLK1同步地接收儲存庫位址訊號BA0至1。該等儲存庫位址訊號ba〇至1疋被用來選擇該等健存庫Β ΑΝΚ0至B ANK3中之任一者0 14 1282919 該i / 〇資料緩衝器/暫存器丨6包括一個用於在寫入運作期間與該内部時鐘訊號ICLK1同步地接收資料訊號DQO至 15 (寫入資料）的資料輸入電路，及一個用於在讀取運作期間與一個輸出時鐘訊號OCLK同步地輸出該等資料訊號 5 DQO至15 (讀取資料）的資料輸出電路。該控制訊號閂18閃鎖來自該命令緩衝器12的控制訊號，而然後把該等訊號輸出到該等儲存庫BANKO至BANK3作為該列位址選通訊號 /RAS、該行位址選通訊號/CAS、和該寫入致能訊號/WE。該模式暫存器20是根據與該模式暫存器設定訊號mrs 10 同步地供應的位址訊號A0至12來被設定。該模式暫存器2〇設定CAS等待時間、叢發長度、及等等。該cAS等待時間表示從一個讀取命令之接收到讀取資料之輸出所需之時鐘週期的數目。如此設定的該CAS等待時間是輸出到該行位址計數器22作為一個等待時間訊號LT。該叢發長度表示響 15應於一個寫入命令或者讀取命令來被輸入或者輸出之資料訊號的數目。該行位址計數器22從該位址緩衝器/暫存器14 接收一個行位址訊號（一個前頭位址），而然後根據該等待時間訊號LT來產生一個接續該前頭位址的位址。該前頭位址和該被產生的位址是被輸出作為該行位址訊號Cad。 20 當該致能訊號ENBL被致能時，該時序調整電路24運作來產生與該内部時鐘訊號ICLK同步的輸出時鐘訊號 OCLK。該時序調整電路24將會於稍後配合第2至12圖來作說明。該時序調整電路24端視被包括於該SDRAM内之電晶體的臨界電壓、被供應到該SDRAM的電源電壓、及該 15 1282919 的運作溫度而定來自動地調整該輸出時鐘訊號舞下、目^；該輸出時鐘訊號〇咖的相位在較低臨界電 =緩。、在較高電源電Μτ、或者在較低運作溫度下是更被 5 10 15 20 在一個較低臨界電璧下、在一個較高電源電壓下低運作溫度下，該SDRAM的内部電路在較高：二乍，引致該等内部時鐘訊號iclk#oiclki的轉變資料(即’相位被提前)。為了這原因’當該ι/〇讀取16與該内部時鐘訊號1咖同步地輪出只士貝料日守’该言買取資料的輸出起始時序（tAc)與輸出結 ^序（tOH)皆相對於該外部時鐘訊號clk來被提前。在則述的條件下，本發明減輸料鐘qClk的邊緣時序财向遲緩側。因此’在_部電路在高速下運作的條件下f 要防止該讀取資料的輸出時序相對於該外部時鐘訊號财來被偏移是依然有可能的。該等儲存庫ΒΑΝΚ0至BANK3中之每一者包括—個且 =數個以矩陣形式排列之揮發性記憶體細胞mc (動態記憶歧細胞）的記憶體陣列’及一個用於存取該記憶體陣列的控制電路（圖中未示）（該控制電路包括一個字解碼器、— 们仃解碼益、一個感應放大器、一個預先充電電路、一個麵緩衝器、及-個寫入放大器）。該記憶體陣列具有數 W線WL和數對位元線BL ’其是連接賴等記憶體細胞敗。該記憶體細胞MC包括一個用於維持資料如電荷的電容器’及-個設置於該電容器與該位元線BL(或者/bl)之 16 1282919 間的轉移電晶體。該轉移電晶體的閘極是連接到該字線 WL。該等儲存庫BANKO至BANK3，其各具有—個用於運作該記憶體陣列的控制電路，是可彼此獨立地運作。第2圖詳述在第1圖中所示的時序調整電路24。該時序 5調整電路24包括一個致能電路26、一個取樣時鐘延遲電路 28 (取樣訊號延遲電路）、一個類比延遲電路3〇、一個時鐘延遲電路32(時序訊號延遲電路）、一個第一閂電路料、一個編碼器36、一個閂時鐘產生器38、一個第二閂電路4〇、及一個選擇器42。 10 該致能電路26與該内部時鐘訊號ICLK同步地接收該致能訊號ENBL，而然後輸出互補致能訊號Enbz* ENBX。該致能電路26將會配合第3圖更詳細地作說明。當該等致能訊號ENBZ和ENBX被致能時，該取樣時鐘延遲電路28運作俾可產生是藉由連續地延遲該内部時鐘訊號 15 ICLK來被得到的取樣時鐘訊號SCLK1至4 (取樣時序訊號），及一個取樣結束訊號SEND。該取樣時鐘延遲電路28 將會配合第5圖更詳細地作說明。該類比延遲電路30在該内部時鐘訊號ICLK的低位準周期期間把一個類比節點AN (第一節點）預先充電到一個 20问位準（電源電壓）及根據從該時鐘延遲電路32輸出的延遲時鐘訊號C2至C10和内部時鐘訊號k：LK來把累積於該類比節點AN的電荷釋放。該類比延遲電路3〇將會配合第9圖更详細地作說明。當該致能訊號ENBZ被致能時，該時鐘延遲電路32運作來產生該等是藉由連續地延遲該内部時鐘訊 17 1282919 號ICLK來被得到的延遲時鐘訊號€：2至(：：1〇 (延遲時序訊號）。該時鐘延遲電路32將會配合第7圖更詳細地作說明。

當該致能訊號ENBX被致能時，該第一閂電路34分別與該等取樣時鐘訊號SCLK1至4同步地運作來閂鎖在該類比 5節點AN的電壓位準，而然後輸出被閂鎖的位準作為閂鎖訊號LT1至4。相對於彼此來被位移之該等取樣時鐘訊號 SCLK1至4的升緣允許該等閂鎖訊號[们至々的邏輯表示把 φ 該類比節點AN放電的速度。更明確地，把該類比節點AN 放電的速度越慢，處於高位準之要被輸出之閂鎖訊號匕丁1 10至4的數目越多。該第一閂電路3 4將會配合第i 〇圖更詳細地作說明。該編碼器36把該等閂鎖訊號^丨至斗的邏輯位準編碼並且把編碼訊號ΕΝ0至4中之任一者設定成高位準。在把該類比節點AN放電的最低速度下，該編碼訊號EN〇是被設定成 μ高位準。在把該類比節點AN放電的最高速度下，該編碼訊馨 Mm是被設定成高位準。該編碼器36將會配合第n圖來更詳細地作說明。該閃時鐘產生器38是在該内部時鐘訊號ICLK的低位準周期期間被致能俾可與該取樣結束訊號s E N d同步地產生⑴寺鐘訊號LCLKZ矛口LCLKX。該問時鐘產生器％將會配合第12圖來更詳細地作說明。該第二閃電路4〇與該等閃時鐘訊號LCLKZ和LCLKX同步地問鎖該等編碼訊號画至* 而然後把該等被W鎖的訊號輸出作為選擇訊號胤〇至4。該第二閃電路4〇將會配合第Η圖來更詳細地作說明。端視該 18 1282919 專選擇訊號SELO至4而定’該選擇器42輸出該内部時鐘訊號 ICLK與该等延遲時鐘訊號C3，C5,和C7中之任一者作為該輸出時鐘訊號OCLK。該選擇器42將會配合第15圖來更詳細地作說明。 5 第3圖詳細顯示在第2圖中所示的致能電路26。該致能電路26具有一個CMOS傳輸閘26a，其在該内部時鐘訊號 ICLK的低位準周期期間把該致能訊號enbl傳輸到該閃 LT。δ亥閂LT包括一對反相裔俾可在該内部時鐘訊號UK的南位準周期期間形成一個反饋迴路。即，該致能電路％在 10該内部時鐘訊號ICLK的低位準周期期間接收該致能訊號 ENBL而然後與該内部時鐘訊號ICLK的升緣同步地閃鎖該致能訊號ENBL。第4圖顯示在第3圖中所示之致能電路26的運作。如同配合第3圖所討論一樣，該致能電路26在該内部時鐘訊號 15 ICLK的低位準周期期間接收該致能訊號ENBL俾可與該内部時鐘訊號ICLK的升緣同步地閂鎖該致能訊號ENBL。即，該致能電路26在該内部時鐘訊號ICLK的高位準周期期間開始該等致能訊號ENBZ和ENBX的輸出。如同稍後所討論一樣，該時序調整電路24是與該等被致能的致能訊號 2〇 ENBZ和ENBX同步地被致能並且開始與藉由閂鎖該高位準致能訊號E N B L來被得到之内部時鐘訊號j c L κ的升緣同步地運作。第5圖洋細顯示在第2圖中所示的取樣時鐘延遲電路 28。該取樣時鐘延遲電路28具有一個取樣時鐘產生單元28a 19 1282919 和一個取樣結束時鐘產生單元28b。該取樣時鐘產生單元 28a包括一個NAND閘、數個串接至該NAND閘之輸出端的反相态、及一個連接到每個反相器之輸入端的M〇s電容器。該NAND閘接收該内部時鐘訊號1(：1^和該致能訊號 5 ENBZ俾可輸出一個取樣時鐘訊號SCLKO。該第二、第三、第四、和第六反相器分別輸出該等取樣時鐘訊號SCLK1至 4。當該致能訊號ENBZ被致能時，該等取樣時鐘訊號SCLK〇至4是與該内部時鐘訊號ICLK同步地被連續地輸出。該 MOS電容器經由一個開關來連接該閘極到該反相器的輸入 10 端，及該源極與汲極到一條地線VSS。要藉著熔絲、金屬導體或其類似來程式化該開關的ON和ορρ是有可能的。該取樣結束時鐘產生單元28b包括一個反相器，其具有串聯連接在一條電源線VDD (第一電源線）與一條地線 VSS (第二電源線）之間的兩個pM〇s電晶體和三個*〇§ 15電晶體。亦被包括的是一個連接至該反相器之輸出節點的閂及一個用於預先充電該反相器之輸出節點的pM0S電晶體。該取樣結束時鐘產生單元28b在該致能訊號ENBZ被禁能時停止運作。這運作使得要在其之禁能狀態期間降低該 SDRAM的電力消耗是有可能的，在該禁能狀態中，該致能 20訊號ENBZ*被禁能。該取樣結束訊號SEND是在該預先充電pMOS電晶體被打開時被初始化到一個高位準。該取樣時鐘產生單兀28a響應於被致能的致能訊號ENBZ來開始運作並且在接收高位準致能訊號ENBZ時產生該等取樣時鐘訊號SCLK0至4。該取樣結束訊號犯恥與一個是藉由延遲該 20 1282919 内部時鐘说唬ICLK之升緣來被得到之取樣時鐘訊號 SCLK3.5的升緣同步地改變成低位準，或者與該内部時鐘訊號ICLK的升緣同步地改變成高位準。第6圖顯示在第5圖中所示之取樣時鐘延遲電路加的運 5作。當该致能讯號15^181^^禁能時，該致能訊號ENBZ被禁能（第6(a)圖）。當該取樣時鐘訊號sclkhj，和4是被保持在高位準時，該等取樣時鐘訊號SCLK2*3 5及該取樣結束訊號SEND是被維持在低位準。在該致能訊號ENBL業已被致能之後，與該内部時鐘訊號ICLK之降緣同步地被致能 10的該致能訊號ENBZ引致該取樣時鐘產生單元28a開始運作 (第6⑻圖）。其後，該等取樣時鐘訊號SCLK〇至4的邏輯位準是與該内部時鐘訊號]：c L κ的轉態邊緣同步地被連續地反相。在該取樣結束時鐘產生單元28b之反相器内之該三個 15串聯連接的nMOS電晶體在該内部時鐘訊號ICLK之高位準與該取樣時鐘訊號SCLK0之高位準的重疊周期期間是全部被打開。藉著該等nMOS電晶體被打開，該取樣結束訊號 SEND改變成高位準（第6(c)圖）。在該取樣結束時鐘產生單元28b之反相器内之該兩個串聯連接的pMOS電晶體在一 20 個預定周期斯間是與該取樣時鐘訊號SCLK3.5的升緣同步地被打開。藉著該等pMOS電晶體被打開，該取樣結束訊號 SEND改變成低位準（第6(d)圖）。隨後，該取樣結束訊號SEND與該内部時鐘訊號ICLK 的升緣同步地改變成高位準，或者與該取樣時鐘訊號 21 1282919 SCLK3.5的升緣同步地改變成低位準。如同稍後所討論一樣，該取樣結束訊號SEND的低位準周期是為一個於其期間’該類比節點AN被預先充電的周期（初始化周期）。該取樣結束訊號SEND的高位準周期是為一個於其期間，該輸 5出時鐘訊號〇CLK之輸出時序（延遲時間）被決定的設定周期（測量周期）。該取樣結束訊號SEND的降緣是為該設定周期的結束時序。弟7圖洋細顯示在第2圖中所示的時鐘延遲電路32。該時鐘延遲電路32包括數個串接的延遲級32a。該等延遲級 10 32a中之每一者包括經由串接來被配置的一個Nand閘和一個反相器，及一個連接到該反相器之輸入端的]^〇3電容器。該MOS電容器經由一個開關來把閘極連接到該反相器的輸入端，而其之源極和汲極是連接到該地線vss。要藉著熔絲、金屬導體或其類似來程式規劃該開關的開啟和關 15閉是有可能白勺。該NAND閘的一個輸入端接收該内部時鐘讯號ICLK或者來自前級的輸出。該NAND閘的另一個輸入端接收該致能訊號ENBZ。該等延遲級32a允許該νανι^^ 輸出該延遲時鐘訊號C2 (C4，C6，C8，或者cl〇)，及該反相器輸出該延遲時鐘訊號C3 (C5，C7，或者C9)。即，該時鐘延遲 2〇電路32產生該等延遲時鐘訊號C2至C10，它們是藉由連續地把在該第一級所接收的内部時鐘訊號J c L K (第一時序訊號）反相來被得到。該時鐘延遲電路32僅在接收高位準致能訊號ΕΝΒΖ時產生該等延遲時鐘訊號。至⑽。這運作使付要在其之禁能狀態期間降低該sdram的電力消耗是有 22 1282919 可此的’在，亥禁能狀態中，該致能訊號enbz是被禁能。，第8SU田緣在第7圖中所示之時鐘延遲電路％的運作。當該致能訊號ENBZ被禁能時，該等延遲時鐘訊號〇2，€4{6,08，和(：_維持在高位準，另—方面該等延遲時 5鐘訊號〇3，(：5，(：7，和(：9被維持在低位準（第80)圖）。與該内科& 5fl#ulCLK之降緣同步地被致能的該致能訊號 ENBZ致使該時鐘延遲電路卻始運作（第⑽）圖）。該等 _ 里成號C2至C10是與該内部時鐘訊號ICLK的轉變邊緣同步地被連續地反相。該内料鐘訊號ICLK與該延遲時 10虎C2的间位準周期，及該等延遲時鐘訊號C3和4，C5和 6，C7和8,及C9和1G的高位準周期，各由在圖式中的三角形符號所表不，代表用於把該業已被預先充電到該電源電壓 VDD (第一電源電壓）之類比節點AN (第之圖）放電的周期。把該類t匕節點AN放電的運作將會配合第16至18圖來稍 15 後作討論。馨第9圖詳細顯示在第2圖中所示的類比延遲電路3〇。該類比延遲電路30包括數個用於把該類比節點AN (第一節點）預先充電的pMOS電晶體（第一電晶體），及數對用於把該類比節點AN放電的nMOS電晶體（第二電晶體對）。每對 20 nMOS電晶體是串聯地設置在該類比節點八1^與該地線vss 之間。一對nMOS電晶體接收其之升緣與降緣是彼此相鄰之一對延遲時鐘訊號C3和4 (C5和6，C7和8,或者C9和1〇)中之一者或者另一者。換句話說，每對11]^〇3電晶體接收業已藉由連續地延遲該内部時鐘訊號;[CLK來被產生的延遲時鐘 23 1282919 訊號C2至CIO。另—方面，該對nMOS電晶體接收是彼此不同的一對延遲時鐘訊號。該類比節點AN是在該於其中，該取樣結束訊號 send、該内部時鐘訊號ICLK、與該取樣時鐘訊號sclk4 5是全部處於低位準的周期（預先充電周期）期間被預先充電。該類比節點A N是在該内部時鐘訊號j c L κ與該延遲時鐘訊號C2的高位準周期，及該等延遲時鐘訊號ο*#，。和 6，C7和8,與C9和1〇的高位準周期期間被放電。第10圖詳細顯示在第2圖中所示的第一閂電路34。該第 10——閂電路34包括兩種類型的閂單元34a和34b (偵測電路）。該等閂單元34a和34b是各被構築來包括串聯連接的一個用於接收該致能訊號ΕΝΒχ與在該類比節點an之電壓位準的NOR閘、一個CMOS傳輸閘、及一個閂。除了它們具有用於運作該CM0S傳輸閘與該閃之取樣時鐘訊號 15 SCLK的不同邏輯位準之外，該等閂單元3如和341)是相同的。換句話說，該閂單元34a根據該等取樣時鐘訊號SCLK1,3, 或者4來執行閃鎖運作，該等取樣時鐘訊號S(：lki，3，或者* 的相位疋與違内部時鐘訊號IClk相反。該閂單元Mb根據 >；取1日寸鐘5孔號SCLK2來執行閂鎖運作，該取樣時鐘訊號 20 SCLK2是與該内部時鐘訊號ICLK同相位。该NOR閘偵測在該類比節點an的電壓作為一個邏輯值。在該NOR閘中，該等電晶體（由一條虛線圈起來），它們之閘極是連接到該類比節點AN而它們之汲極輸出一個對應於該邏輯值的電壓，具有一個被設定比其他電晶體之 24 1282919 臨界電壓低的臨界電壓（絕對值）。對應於該等取樣時鐘訊號SCLK2至4這在該等閂單元34a和34b中保持真。這允許兮等閂單元34a和34b中之每一者縮減用於偵測在該類比節點 AN之電壓上之改變所需的時間，藉此縮減該n〇r閘的不工 5作區（dead zone)(在其中，該輸出不是處於高位準或者低位準）。該NOR閘僅在接收該低位準致能訊號£1^；8又時運作，藉此防止漏電流在一個待機狀態期間流動，即使在前述之電晶體的低臨界電壓下。該等閃單元34a和34b對應於該内部時鐘訊號ICLK的 10升緣與該等取樣時鐘訊號SCLK1至4的轉變邊緣同步地連續地閂鎖該類比節點AN的位準，並且輸出被閂鎖的位準作為閂鎖吼唬LT1至4。為了這原因，把該類比節點八1^放電的速度越高，低位準（L)閂鎖訊號LT的數目變得越多。因此，把该類比節點an放電的速度越低，低位準閂鎖訊號乙丁 15的數目變得越少。該等閂鎖訊號LT1至4按該等訊號之下標數字的上升順序來改變成高位準（H)。第11圖徉細顯示在第2圖中所示的編碼器36和第二閂電路40。該編碼器36把該等閂鎖訊號^丨至々的邏輯位準編碼俾可產生忒專編碼訊號ΕΝ0至4。例如，在把該類比節點 2〇 AN放電的最低速度，即，在所有該等閂鎖訊號乙丁丨至々的高位準，僅該編碼訊號EN0被維持在高位準，而其他的編碼 Λ號EN1至4改芰成低位準。另一方面，在把該類比節點放電的最高速度，即，在所有該等閂鎖訊號^丨至#的低位準，僅該編碼訊號EN4被維持，而其他的編碼訊號en〇S3 25 1282919 改變成低位準。該編碼器36是設置於該等編碼訊號EN1至4的輪出節點與該地線VSS之間，而且具有一對nMOS電晶體。該對 nMOS電晶體的閘極分別接收該閂鎖訊號LT4 (LT3或者2) 5 及該被延遲的訊號（經由兩級的反相器）。該兩級的反相器運作如一個禁能時序延遲電路，其相對於一個新近被致能之編碼訊號的致能時序來延遲一個被致能之編碼訊號的禁能時序。例如，當該等閂鎖訊號LT1至4之邏輯位準LT1至4 是處於”HHHL”時，該等編碼訊號EN0至5的邏輯位準是處 10 於’’LHLLL”。當該等閂鎖訊號LT1至4的邏輯位準從”HhhL，，改變成”HHHH”時，接收該閂鎖訊號LT4之該兩級的反相器致使該在其處該編碼訊號EN1改變成低位準的時序相對於該在其處該編碼訊號ΕΝ0改變成高位準的時序來被延遲。據此，要防止所有該等編碼訊號ΕΝ0至4改變成低位準是有 15可能的。結果，要防止所有該等選擇訊號SEL0至4改變成低位準是有可能的，藉此消除該選擇器42無法輸出該輸出時鐘訊號OCLK的缺點。該第二閂電路40包括對應於該等編碼訊號EN〇和的閂40a和40b。該等閂4〇a和40b與該等閂鎖時鐘訊號 20 LCLKZ和LCLKX同步地閂鎖該等編碼訊號EN〇至4，而然後輸出該等被閂鎖的訊號作為該等選擇訊號3£〇)至4。例如，在把該類比節點AN放電的最低速度下，僅該選擇訊號SEL〇被設定成高位準，而其他的選擇訊號SEU14是被設定成低位準。另一方面，在把該類比節點AN放電的最高速度下， 26 1282919 僅該選擇訊號SEL4被設定成高位準，而其他的選擇訊號 SELO至3是被設定成低位準。如在稍後作討論的第13圖中所示，當重置時，該閂40a輸出該等低位準選擇訊號SEL1至4。另一方面，如在稍後作討端的第14圖中所示，當重置時， 5 該閂40b輸出高位準選擇訊號SEL0。在初始狀態中，這致使該選擇訊號SEL0變成有效。第12圖詳細顯示在第2圖中所示的閂鎖時鐘產生器 38。該閂鎖時鐘產生器38包括一個用於接收該内部時鐘訊號ICLK與該取樣結束訊號SEND的NOR閘，及一個反相 10 器，該NOR閘與該反相器是串聯地連接。當該内部時鐘訊號ICLK與該取樣結束訊號SEND是處於低位準時，該閂鎖時鐘產生器38把該等閂鎖時鐘訊號LCLKZ和LCLKX改變成低和高位準。在第11圖中所示的閂40a和40b與該從高位準改變成低位準的閂鎖時鐘訊號L C L K Z同步地閂鎖該等編 15 碼訊號ΕΝ0至4。第13圖詳細顯示在第11圖中所示的閂40a。該閂40a具有串聯地連接的一個CMOS傳輸閘、一個閂、一個CMOS傳輸閘、及一個閂。在第一級中的閂包括一個NAND閘及一個時鐘同步反相器。在第二級中的閂包括一個NOR閘及一 20 個時鐘同步反相器。在該第一級中的CMOS閘在該閂鎖時鐘訊號LCLKZ的高位準周期期間把一個致能訊號εν (EN1至 4中之一者）傳輸到該NAND閘。具有該NAND閘的閂與該閂鎖時鐘訊號LCLKZ的降緣同步地閂鎖該致能訊號ΕΝ。在該第二級中的CMOS傳輸閘在該閂鎖時鐘訊號 27 1282919 LCLKZ的低位準周期期間把該被閂鎖的致能訊號ΕΝ傳輸到該NOR閘。具有該NOR閘的閂與該閂鎖時鐘訊號LCLKZ 的降緣同步地把該致能訊號E N傳輸到該Ν Ο R閘並且把它閂鎖，而然後把該被閂鎖的訊號輸出作為一個選擇訊號 5 SEL。該閂40a是由一個重置訊號RSTX初始化，及把該選擇訊號SEL (該等訊號SEL1至4中之一者）設定成低位準。第14圖詳細顯示在第11圖中所示的閂4〇b。該閂40b具有串聯地連接的一個CMOS傳輸閘、一個閂、一個CMOS傳輸閘、及一個閂。在該第一級中的閂包括一個NOR閘和一 10個時鐘同步反相器。在該第二級中的閂包括一個NAND閘和一個時鐘同步反相器。除了該閂40b當重置時輸出一個高位準選擇訊號SEL0之外，該閂40b是以與在第13圖中所示之閂40a相同的形式來運作。第15圖詳細顯示在第2圖中所示的選擇器42。該選擇器 15 42具有四個選擇電路42a和一個選擇電路42b。當已接收高位準選擇訊號SEL1 (或者SEL2至4)時，該等選擇電路42a 中之每一者把一個業已藉由把該内部時鐘訊號ICLK (或者該延遲時鐘訊號C3，C5,或者C7，或者一個第二時序訊號）反相來被得到的訊號傳輸到一個輸出節點〇UTN。該選擇電 20路42b根據該選擇訊號3£1^0來輸出該訊號的反相版本，其業已被傳輪到該輸出節點0UTN，或者該内部時鐘訊號ICLK 作為該輪出時鐘訊號OCLK (該第二時序訊號）。當已接收該等高位準選擇訊號SEL〇至4中之每一者時，該選擇器42輸出該内部時鐘訊號ICLK、一個藉由經由 28 1282919 該兩級之反相器來延遲該内部時鐘訊號ICLK來被得到的訊號、及一個藉由經由該兩級之反相器來延遲該延遲時鐘訊號C3，C5,或者C7來被得到的訊號，作為該輸出時鐘訊號 OCLK。 5 第16圖顯示該第一實施例之SDRAM之運作的例子。在這例子中，當像時鐘緩衝器10與控制訊號閂18般的控制電路具有低運作速度時，該SDRAM的電晶體具有一個高臨界電壓（絕對值）。首先，如在第4圖中所示，該致能訊號ENBL被致能， 10而且該致能訊號是與該時鐘訊號的降緣同步地被致能（第 16(a)圖）。當被致能時，該致能訊號ENBZ致使該等取樣時鐘訊號SCLK1至4及該取樣結束訊號SEND被連續地產生 (第16(b)圖）。該等延遲時鐘訊號€2至1〇在該内部時鐘訊號ICLK的高位準周期（第一位準周期）期間亦被連續地產 15生（第16 (c)圖）。如在第8圖中，於第16圖中的三角形符號表示兩個延遲時鐘（例如，C3和C4)的高位準周期，在該等周期期間，業已被預先充電到電源電壓VDD的類比節點AN (第9圖）是被放電。在該内部時鐘訊號ICLK與該延遲時鐘訊號C2的高位 20準周期及該等延遲時鐘訊號C3和4，C5和6，C7和8與C9和10 的咼位準周期期間，在該類比節點AN的電荷被逐漸地釋放，致使在該類比節點八]^的電壓被逐漸地降低。一個高電晶體臨界電壓（絕對值）、一個低電源電壓、或者一個高 SDRAM運作溫度將會允許少量的電晶體流動，致使在該類 29 1282919 比節點AN的電壓被更慢慢地降低。在第職中所示的第一 ’甩路34兵W亥等取樣時鐘訊號SCLK1至4同步地連續地閃鎖對應、於在4類比節點AN之電壓的邏輯位準。—個低速度在名頒比節點AN的電壓是以該低速度來被降低，致使 -亥第閃電路34輸出該等高位準閃鎖訊號⑺至斗（第16⑹ 圖）。正好在這時，要被用於產生該輸出時鐘訊號OCLK的成號疋被決定（在這例子中該ICLK)。即，在該内部 _ h鐘^L#bICLK的高位準周油間，在被需要來產生該輸出 %4里5孔唬〇CLK之該時鐘延遲電路32 (第7圖）中之延遲級 10的數目是被決定。在第11圖中所示的編碼器36僅維持該編碼訊號EN〇在尚位準（第16 (e)圖）。在第11圖中所示的第二閂電路40 與該閂鎖時鐘訊號LCLKZ的降緣同步地閂鎖該等編碼訊號 ENO至4，而然後輸出該等被閂鎖的訊號作為該等選擇訊號 15 SEL0至4 (第16⑴圖）。在該内部時鐘訊號ICLK的低位準 φ 周期（第二位準周期）期間，在第15圖中所示的選擇器42 根據該高位準選擇訊號SELO來輸出該内部時鐘訊號icLK 作為該輸出時鐘訊號OCLK (第16(g)圖）。據此，在讀取運作中，於第1圖中所示的I/O資料緩衝 20 器/暫存器16與該内部時鐘訊號ICLK (tAC)的下一個升緣同步地開始輪出資料，其是從該記憶體細胞MC讀出，而然後與該内部時鐘訊號ICLK (tOH)的下一個升緣同步地結束該輸出。在該圖式中，輸出資料的保持時間t〇H與來自該時鐘的存取時間tAC是利用該内部時鐘訊號ICLK之相同的 30 1282919 升緣來被展現。然而，實際上，該保持時間t〇H是由一個在該存取時間tAC是由它所指出之升緣後面的升緣所指出。弟17圖顯示該笫一貫施例之SDRAM之運作的另一個例子。在這例子中’當像時鐘緩衝器10與控制訊號閃18般 5的控制電路亦在標準運作速度下運作時，於該SDRAM内的電晶體具有一個標準臨界電壓（絕對值）。與在第16圖中所示之處理相同的處理是接續直到該等

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取樣時鐘訊號CLK1至4、該取樣結束訊號犯肋、及該等延遲時鐘訊號C2至10被產生為止。該SDRAM的標準電晶體臨界電壓（絕對值）、標準電源電壓、或者標準運作溫度將會允a午一個比在第π圖中所示之例子中之電晶體電流之量更大的龟aa體電;’IL流動，藉此致使在類比節點an的電壓與在第16圖中的那個比較起來是以更高的速度被降低。據此， .亥第閂電路34輸出高位準閂鎖訊號乙丁丨至]及低位準閂鎖 1 虎LT3至4 (第17(a)圖）。恰好在這點，要被用於產生該輸出時鐘訊號0CLK的時鐘訊號是被決定（在這例子中， C3) 〇 "亥編碼态36僅維持該編碼訊號EN2在高位準（第17卬) 圖）。該第二問電路40與該問鎖時鐘訊Elclk_降緣同 2〇步地閃鎖該等編碼訊號麵至4，而然後輸出該等被閃鎖的訊號作為該等選擇訊號狐〇至4 (第17⑷圖）。該選擇器祀據4回位準選擇訊號SEL2來輸出該延遲時鐘訊號G 作為該輪出時鐘訊號0CLK(第17(句圖）。據此，在讀取、 "亥1/〇資料緩衝益/暫存器16與該延遲時鐘訊號C3 31 1282919 =)的升緣同步地開始輪出資料，其是從記憶體細胞敗巧出，而然後與該延遲時鐘訊號C3(t〇H)白勺升緣同步地結束該輸出。第18圖顯示忒第_實施例之運作的另一個例子。这例子在允許像時鐘緩衝器10與控制訊號閃18般的控制電路以高運作速度運作時供應該SDRAM-個低電晶體臨界電壓（絕對值）。與在第16圖中所示之處理相同的處理是被接續直到該等取樣時鐘訊號虹幻至4、該取樣結束訊號顧〇、及該 10等延遲時鐘訊號〇至10被產生為止。該SDRAM的低電晶體界電壓（絕對值）、高電源電壓、或者低運作溫度將會允夺-個比在第17圖中所示之例子中更大量的電晶體電流流動，藉此致使在類比節點八!^之電壓與在第17圖中之那個比較起來是以高很多的速度來被降低。據此，該第一閂電路 15 34輪出該等低位準閂鎖訊號LT1至4(第18(a)圖）。恰好在足點，要用於產生該輸出時鐘訊號0CLK的時鐘訊號是被決疋（在這例子中，C7)。該編碼器36僅維持該編碼訊號EN4在高位準（第18 (的圖）。該第二閂電路40與該閂鎖時鐘訊號LCLKZ的降緣同 v地閂鎖該等編碼訊號ΕΝ0至4，而然後輸出該等被閂鎖的訊號作為該等選擇訊號SEL0至4 (第l8(c)圖）。該選擇器 42根據該高位準選擇訊號SEL4來輸出該延遲時鐘訊號〇作為該輪出時鐘訊號OCLK (第18(d)圖）。據此，在讀取運作中，該I/O資料緩衝器/暫存器16與該延遲時鐘訊號〇 32 1282919 (tAC)的升緣同步地開始輸出資料，其是從記憶體細胞Mc 讀出，而然後與該延遲時鐘訊號C7(t0H)的升緣同步地結束該輸出。如在第16至18圖中所示，該SDRAM的電晶體臨界電壓 5 (絕對值）越低、電源電壓越高、及運作溫度越低，該保持時間tOH變得越低。這些條件致使在電晶體電流上的增加，允許形成於該SDRAM内的控制電路以更高速度運作。據此，這導致較短之保持時間t〇H的結果。本發明是被應用來自動地防止該保持時間t0H在前述條件下被縮短。因此，一 10個存取該SDRAM的系統明確地接收讀取資料及防止故障是有可能的。第D圖顯示tAC對於在一個高電晶體臨界電壓下之溫度與電源的依存關係。第20圖顯示tAC對於在一個低電晶體臨界電壓下之溫度與電源的依存關係。該SDRAM具有一個 15最大7ns的存取時間tAC規格（spec·)。它亦具有一個165 至1 ·95V的電源電壓VDD規格。在該等圖式中，該等規格是被顯示於該等粗體線之内。該存取時間tAC對照在一個較高臨界電壓、在一個較低電源電壓VDD、及在一個較高溫度的規格具有一個較小的 20邊界。如在第20圖中所示，在一個高溫度下，該存取時間 tAC在該電源電壓VDD從1.75V改變成L8V時增加。這因為本發明之時序調整電路24已改變用作該輸出時鐘訊號 0CLK的延遲時鐘訊號而發生，例如，從C3至C4。這個改 k致使该存取時間tAC在邊界上被減少。然而，那裡將不會 33 1282919 有問題，因為該存取時間tAC的最差條件是為一個高臨界電壓。第21圖顯示t Ο Η對於在一個高電晶體臨界電壓下之溫度與電源的依存關係。第22圖顯示t〇H對於在一個低電晶體 5臨界電壓下之溫度與電源的依存關係。該SDRAM具有一個最大2.5ns的保持時間t〇H規格（Spec)。它亦具有一個165 至1.95V的電源電壓vDD規格。在該等圖式中，該等規格是被顯示於該等粗體線之内。該保持時間tOH對照在一個較低臨界電壓、在一個較高 10電源電壓VDD、及在一個較低溫度的規格具有一個較小的邊界。如在第22圖中所示，當電源電壓vDD&175v改變成 1.8V (在一個高溫度下）或者從18v改變成L85V (在一個低/JnL度下）日守’邊保持時間tOH增加。這因為本發明之時序調整電路24已改變用作該輸出時鐘訊號〇CLK的延遲時鐘 15訊號而發生，例如，從C3至C4。這個改變致使該保持時間 tOH在邊界上被增加。如在第22圖中所示，藉由改變長與短點線’未應用本發明的一個SDRAM具有一個比2.5ns短的保持時間t〇H而因此不滿足在高溫度與高電源電壓vdd的規格。即，該SDRAM是有缺陷的。本發明防止該等規格在最 20差條件下被不滿足及產能被降低。這導致在製造成本上的降低。如上所述，這實施例允許端視該臨界電壓、該運作溫度、與該電源電壓而定來自動最佳地設定該讀取資料DQ0 至15的輸出時序。這導致在SDRAM之運作邊界（特別地， 34 1282919 忒保持時間t0H)上及在製造產能上的改進。它亦使得改進一個存取該SDRAM之系統的運作邊界是有可能的。由該時鐘延遲電路32所產生的延遲時鐘訊號(^至1〇能句被用來设定在該類比延遲電路3〇内之該對電晶體的ON周期，藉此逐漸地移去在該類比節點an的電荷。由於在該類比節點AN之電壓上之改變的速率能夠被降低，要響應於在臨界電壓、運作溫度、與電源電壓上之細微改變來對頃取資料DQ0至15之輸出時序作微細調整是有可能的。 0 1用具有彼此不同之時序的取樣時鐘訊號SCLK1至 4· ’該第一閂電路34能夠連續地偵測在該類比節點AN的電壓作為邏輯值，藉此允許組合該等被偵測的邏輯值來促成把該類比節點AN放電之速度的決定。 5 该第二閂電路40能夠保持該等編碼訊號EN0至4，藉此 5允許該類比延遲電路30、該第一問電路34、與該編碼器％在韻擇42選擇該時鐘㈣之前_準備後續的運作。據此，要縮短延遲時間的調整週期，及從在運作溫度與電 2電星上之改變起直到讀取資料_至15之輸出時序被改、交為止所需的時間是有可能的。由該編碼器36所輸出之編碼訊號^^〇至4中之任一者能夠經常被致能，藉此防正該選擇器42不選擇任何的時鐘讯旎。結果，要防止該SDRAM不輪出讀取訊號dq〇至咖故障是有可能的。要藉由允許該取樣時鐘延遲電路28、該時鐘延遲電路 35 1282919 32舁δ玄第一閂電路34僅在該致能訊號ENBL· (ENBZ和 ENBX)被致能時運作來降低該sdram的電力消耗是有可能的。在该第一閂電路34中，遭遇類比電壓an之該電晶體的 5臨界電壓（絕對值）能夠被設定成比形成於該SDRAM内之其他之電晶體的臨界電壓低。這允許縮減用於偵測類比電壓AN所需的時間，藉此減少該輸出不是處於高位準或者低位準（不工作區）的狀態。該第二閂電路40能夠與該取樣結束訊號SEND同步地 10運作，藉此保證該第二閂電路40閂鎖該等根據把該類比節點A N放電的速度來被產生的編碼訊號e n 〇至4。當用於產生該輸出時鐘訊號OCLK的延遲時鐘訊號是在δ亥内部日守鐘訊號ICLK的低位準周期期間被選擇時，該等取樣時鐘訊號SCLK1至4是在該内部時鐘訊號ICLK的高位 15準周期期間被連續地產生。即，從在運作溫度與電源電壓上之改變之偵測到該輸出時鐘訊號〇 C L Κ之時序之調整所需的運作能夠在該時鐘訊號CLK的一個週期内被迅速地執行。該等延遲時鐘訊號C3，C5,和C7亦能夠被使用作為由該 20 選擇器42所選擇的時鐘訊號俾可消除一個用於產生由該選擇器42所選擇之訊號之電路的需求，藉此縮減該SDRAM的電路規模。這使得要縮減該SDRAM的晶片尺寸及因此製造成本是有可能的。第23圖顯示本發明之第二實施例之半導體積體電路的 36 1282919 日守序凋正電路24 A。該半導體積體電路是如同時鐘同步 SDRAM—樣利fficM〇s製程來形成於一個矽基體上。除;J 該時序調整電路施之外，整個電路是與第一實施例的電路相同相同的符號是給予與配合該第一實施例所描述之那 5些組件相同的組件而且將不會再次作詳細說明。孩打序調整電路24A是被構築以致於該取樣時鐘延遲電路28於該第一實施例的時序調整電路24中被消除。該類比延遲電路30與該閂時鐘產生器38接收該延遲時鐘訊號 cio取代該第一實施例的取樣結束訊號SEND。該第一閂電 1〇路34接收該等延遲時鐘訊號C4，C5，C6，和C8取代第一實施例的取樣時鐘訊號SCLKU4。即，該第一閂電路34與該等延遲時鐘訊號€4,05，€6，和€8同步地偵測（閂鎖）在該類比節點AN的電壓作為邏輯值。其他的結構是與該第一實施例之時序調整電路24的結構相同。 15 在這實施例中，與前述第一實施例之效果相同的效果亦能夠被得到。再者，在這實施例中，該等延遲時鐘訊號 04，匸5,06，和08亦能夠被使用作為該第一閃電路34的閃鎖訊號，藉此消除該第一實施例之取樣時鐘延遲電路28的需求。這使得要縮減電路規模是有可能的，藉此縮減該 20 SDRAM的晶片尺寸及因此製造成本。在前述的實施例中，本發明是應用到SDRAM的該等例子業已被描述。然而，本發明不受限於如此之一種實施例。例如，本發明亦可以應用到與一個時鐘同步地運作之其他的半導體記憶體或者系統LSIs或其類似。再者，應用本發 37 1282919 明2電路不受限於資料輸出電路。本發明是可應用到與一個時鐘訊號或者時序訊號同步地運作之各式各樣的電路。

在丽述的實施例中，一個PMOS電晶體是用來預先充電該類比節點AN而-個nM〇s電晶體是用來把該類比節: 5 AN放電之如此之_個例子業已被描述。然而，本發明不受限於士此的個貫施例。例如，一個njy[〇S電晶體可以被用來把该類比節點AN放電而然後一個州⑽電晶體可以被用來逐漸地預先充電該類比節點AN。這時，該類比延遲電路 (對應於在第9圖中之該一者）是設置有連接在該電源電壓 10 VDD與摘比節點AN之間的數對pM〇s電晶體，及連接在該地線vss與該類比節點AN之間的nM〇s電晶體。每對 pMOS電晶體利用延遲時鐘訊號€2和C3 (c4和5，c6和7尤8

矛或專專）的低位準重疊周期來逐漸地預先充電該業已被放電到地電壓VSS的類比節點AN。 /、在月〕述的貝施例中，時鐘訊號CLK之延遲時間是根據本I月來被.周整之如此的一個例子業已被‘苗述。然而，本么明不叉P艮於如此的一個實施{列。例士口，具有一個轉變邊、、彖之一個4序汛號的延遲時間能夠根據本發明來被調整。本金明不X限於以上的實施例而各式各樣的變化在沒 20有離開本發明的精神與範圍下可以被作成。任何的改進可以在該等組件的部份或者全部中作成。【圖式簡單說明】第1圖是為一個顯示本發明之第一實施例之半導體積體電路的方塊圖； 38 1282919 第2圖是為一個顯示在第1圖中所示之時序調整電路的詳細方塊圖；第3圖是為一個顯示在第2圖中所示之致能電路的詳細電路圖； 5 第4圖是為一個顯示在第3圖中所示之致能電路之運作的時序圖；第5圖是為一個顯示在第2圖中所示之取樣時鐘延遲電路的詳細電路圖，第6圖是為一個顯示在第5圖中所示之取樣時鐘延遲電 10 路之運作的時序圖；第7圖是為一個顯示在第2圖中所示之時鐘延遲電路的詳細電路圖；第8圖是為一個顯示在第7圖中所示之時鐘延遲電路32 之運作的時序圖； 15 第9圖是為一個顯示在第2圖中所示之類比延遲電路30 的詳細電路圖；第10圖是為一個顯示在第2圖中所示之第一閂電路34 的詳細電路圖；第11圖是為一個顯示在第2圖中所示之編碼器36與第 20 二閂電路40的詳細電路圖；第12圖是為一個顯示在第2圖中所示之閂時鐘產生器 3 8的詳細電路圖，第13圖是為一個顯示在第11圖中所示之閂40a的詳細電路圖； 39 1282919 第14圖是為一個顯示在第11圖中所示之閂40b的詳細電路圖；第15圖是為一個顯示在第2圖中所示之選擇器42的詳細電路圖； 5 第16圖是為一個顯示該第一實施例之SDRAM之範例運作的時序圖；第17圖是為一個顯示該第一實施例之SDRAM之另一個範例運作的時序圖；第18圖是為一個顯示該第一實施例之SDRAM之又另 10 一個範例運作的時序圖；第19圖是為一個顯示tAC在高臨界電壓下對電源與溫度之依存性的特性圖；第2 0圖是為一個顯示t A C在低臨界電壓下對電源與溫度之依存性的特性圖； 15 第21圖是為一個顯示t Ο Η在高臨界電壓下對電源與溫度之依存性的特性圖；第2 2圖是為一個顯示t Ο Η在低臨界電壓下對電源與溫度之依存性的特性圖；及第23圖是為一個顯示一個在本發明之第二實施例之半 20 導體積體電路内之時序調整電路的詳細方塊圖。【主要元件符號說明】 10 時鐘緩衝器 16 I/O資料緩衝器/暫存器 12 命令緩衝器 18 控制訊號閂 14 位址緩衝器/暫存器 20 模式暫存器 40 1282919

22 行位址計數器 BANK1 儲存庫 24 時序調整電路 BANK2 儲存庫 26 致能電路 BANK3 儲存庫 28 取樣時鐘延遲電路 CKE 時鐘致能訊號 30 類比延遲電路 CLK 外部時鐘訊號 32 時鐘延遲電路 ICLK 内部時鐘訊號 34 第一閂電路 ICLK1 内部時鐘訊號 36 編碼is ENBL 致能訊號 38 閂時鐘產生器 /CS 晶片選擇訊號 40 第二閂電路 /RAS 列位址選通訊號 42 選擇器 /CAS 行位址選通訊號 26a CMOS傳輸閘 AVE 寫入致能訊號 28a 取樣時鐘產生單元 MRS 模式暫存器設定訊號 28b 取樣結束時鐘產生單 A0 至 13 位址訊號元 RAD 列位址訊號 32a 延遲級 CAD 行位址訊號 34a 閂單元 BAO 儲存庫位址訊號 34b 閂單元 BA1 儲存庫位址訊號 40a 閂單元 DQO至15 資料訊號 40b 閂單元 OCLK 輸出時鐘訊號 42a 選擇電路 LT 等待時間訊號 42b 選擇電路 MC 揮發性記憶體細胞 24A 時序調整電路 WL 字線 BANKO 儲存庫 BL 位元線 41 1282919

ENBZ互補致能訊號 ENBX互補致能訊號 SCLK1取樣時鐘訊號 SCLK2取樣時鐘訊號 SCLK3取樣時鐘訊號 SCLK4取樣時鐘訊號 SEND取樣結束訊號 AN 類比節點 C2至10延遲時鐘訊號 LT1 閂鎖訊號 LT2 閂鎖訊號 LT3 閂鎖訊號 LT4 閂鎖訊號 ΕΝ0 至 4 致能訊號 LCLKZ 閂鎖時鐘訊號 LCLKX 閂鎖時鐘訊號 SEL0 選擇訊號 SEL1 選擇訊號 SEL2 選擇訊號 SEL3 選擇訊號 SEL4 選擇訊號 VDD 電源線 VSS 地線 RSTX 重置訊號 OUTN 輸出節點

42

Claims

1282919 年月日诿(寒ί正替換頁

10 15

20 十、申請專利範圍：第94100978號申請案申請專利範圍修正本 95. 07. 04. 1.一種可根據運作環境調整内部電路之運作時序的半導體積體電路，包含：一第一電晶體，該第一電晶體設置於一個第一節點與一條第一電源線之間，而且把該第一節點預先充電到一個第一電源電壓；數對釋放在該業已被預先充電到該第一電源電壓之第一節點之電荷的第二電晶體，該等第二電晶體對中之每一者是串聯地設置於該第一節點與一條第二電源線之間；一個時序訊號延遲電路，該時序訊號延遲電路具有數個串聯地連接的延遲級，並產生數個藉由連續地把一個在一第一級所接收之第一時序訊號反相來被獲得之被延遲的時序訊號；數個在彼此不同之時序下運作的偵測電路，該等偵測電路中之每一者偵測一個在該第一節點的電壓作為一個邏輯值；一個選擇器，該選擇器端視一個由該等偵測電路所提供的偵測結果而定來選擇數個第二時序訊號中之任一者；及一個内部電路，該内部電路與一個由該選擇器所選擇的第二時序訊號同步地運作，其中：該等第二電晶體對中之每一者的閘極分別接收一對 43

1282919 升緣與降緣是彼此相鄰之被延遲之時序訊號中之一者和 ~ 另一者，及 - 由該等第二電晶體對中之每一者所接收之該對被延 5 遲的時序訊號是彼此不同。 2·如申請專利範圍第丨項所述之半導體積體電路，更包含一個取樣訊號延遲電路，該取樣訊號延遲電路連續地延遲忒第一時序訊號俾可產生數個取樣時序訊號，且其中 • 該等侧電路各與該等彼此不同的取樣時序訊號同步地偵測一個在該第一節點的電壓作為一個邏輯值。 10 3·如申請專利範圍第2項所述之半導體積體電路，更包含數個設置於該㈣測電路與該選擇器之間，且_—個由該等偵測電路所提供之偵測結果的閂電路。 4.如申睛專利範圍第3項所述之半導體積體電路，其中該等閂電路與一個是為該等取樣時序訊號中之最後 15 之一者之取樣結束訊號同步地閂鎖由該等偵測電路所想 ^ 供的偵測結果。 5·如申明專利範圍第4項所述之半導體積體電路，其中戎第一時序訊號是為一個時鐘訊號，該取樣訊號延遲電路在該時鐘訊號的第一位準周期 20 期間連續地產生該等取樣時序訊號，該選擇器在該時鐘訊號的第二位準周期期間選擇該等第二時序訊號中之任一者，及自一個在該於其期間該等第二時序訊號中之任一者是被選擇之第二位準周期後面的第一位準周期起，該内 44 / 7———一! 年月⑽正替麵！ Λ ----------------‘,.、——I :電路與由該選擇器所選擇之該等第二時序訊號中之一耆同步地運作。 - 6·如申請專利範圍第3項所述之半導體積體電路，更包含 5 個編碼器’該編碼器設置在該等_電路與該等問電路之間、把由該等偵測電路所提供的偵測結果編碼俾可致旎數個編碼訊號中之任一者、及分別輸出該數個編螞訊號到該等閂電路，其中鲁《編碼1包括一個禁能時序延遲電路，該禁能時序延 1〇遲電路把與要被致能之該等編碼訊號中之一者之致能時序有關之一個被致能之編碼訊號的禁能時序延遲。 •如申請專利範圍第2項所述之半導體積體電路，更包含一個致能電路，該致能電路在該第一時序訊號的第一位準周期期間該致能電路在該是為一個時鐘訊號之第一時序 15

訊號的第一位準周期期間接收一個致能訊號，並且在該時鐘訊號的第二位準周期期間輸出被接收的該致能訊號，且其中該取樣訊號延遲電路響應於從該致能電路輸出的該致能訊號來開始運作。 8·如申請專利範圍第1項所述之半導體積體電路，其中該等偵測電路與該等彼此不同之被延遲的時序訊號同步地積測一個在該第一節點的電壓作為邏輯值。 9·如申請專利範圍第丨項所述之半導體積體電路，其中該等由該選擇器所接收的第二時序訊號是為該等被延遲的時序訊號。 45 1282919

年月曰修和正替換頁丨 10.如申請專利範圍第1項所述之半導體積體電路，其中該等偵測電路各包括一個具有連接至該第一節點之閘極及輸出一個對應於該邏輯值之電壓之汲極的電晶體，及 5 該電晶體具有一個被設定到比形成於該半導體積體電路中之其他之電晶體之臨界電壓低的臨界電壓（絕對 10 15 20 值）。 11. 如申請專利範圍第1項所述之半導體積體電路，其中該第一時序訊號是為一個時鐘訊號。 12. 如申請專利範圍第1項所述之半導體積體電路，更包含一個致能電路，該致能電路在該是為一個時鐘訊號之第一時序訊號的第一位準周期期間接收一個致能訊號，並且在該時鐘訊號之第二位準周期期間輸出被接收的該致能訊號，且其中該時序訊號延遲電路響應於從該致能電路輸出的該致能訊號來開始運作。 13. 如申請專利範圍第1項所述之半導體積體電路，更包含一個具有數個記憶體細胞的記憶體核心，且其中該内部電路是為一個與該等第二時序訊號中之被選擇之一者同步地輸出從該等記憶體細胞讀出之資料的資料輸出電路。 46 1282919 七、指定代表圖：代表圖為:第（2)圖 (一)本代表圖之元件符號明： 26 致能電路 28 取樣時鐘延遲電路 30 類比延遲電路 32 時鐘延遲電路 34 第一閂電路 36 編碼器 38 閂時鐘產生器 40 第二閂電路 42 選擇器 ENBL致能訊號 ICLK内部時鐘訊號 ΕΝΒΖ互補致能訊號 ΕΝΒΧ互補致能訊號 SCLK1-4取樣時鐘訊號 ΑΝ 類比節點 C2-10 延遲時鐘訊號 LT1"4 閂鎖訊號 LCXKZ P4鎖時鐘訊號 LCLKX閂鎖時鐘訊號 SEUM選擇訊號 EN0"4 編碼訊號〇CLK細時鐘訊號八、本案若有化學式時，請揭示最_顿明特徵的化學式

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