TWI282666B - Delay-locked loop (DLL) capable of directly receiving external clock signals - Google Patents

Description

1282666 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種延遲鎖定迴路（DLL)，且更特定言之， 係關於一種能夠直接接收外部時鐘信號的DLL。 【先前技術】 在一與時鐘頻率同步地傳輸資料（諸如當在記憶體裝置 與記憶體控制器之間傳輸資料時）之典型輸入/輸出（I/O)介 面方法中，由於匯流排負載逐漸增加且時鐘頻率逐漸升 高，時鐘信號與資料之間的正確同步變得越來越重要。 因此，有必要藉由考慮資料自組件傳輸到匯流排的傳輸 時間來將資料正確定位於時鐘信號的邊緣或中心。通常用 於此目的之電路包含：鎖相迴路（PLL)及延遲鎖定迴路 (DLL). PLL·與DLL·的差異在於：PLL·將壓控振盪器（VCO)作為同 步電路使用，而DLL將電壓控制延遲線（VCDL)作為同步電 路使用。 包含VCO的PLL —般允許時鐘倍增（clock multiplication)，然而，在VCO内會積聚顫動（jitter)。使用 延遲線的DLL不允許時鐘倍增，然而，其不會引起顫動的 積聚。因此，半導體記憶體，諸如動態隨機存取記憶體 (DRAM)，使用具有適當時鐘控制（clocking)與顫動特徵之 DLL，因為其輸入頻率與輸出頻率相等。 然而，當DLL接收一外部時鐘信號時，該DLL使用一放 大緩衝器來放大並接收該外部時鐘信號之位準（其一般具 92043.doc 1282666 有電晶體一電晶體邏輯（TTL)位準）。該放大緩衝器接著將 具有TTL位準之外部時鐘信號放大至互補金氧半導體 (CMOS)位準。因此，當接收外部時鐘信號之DLL之延遲線 之延遲單元係差分放大器（differential amplifier)類型類比 單元時，該DLL可直接接收具有TTL位準的外部時鐘信號， 而無須使用放大緩衝器。但是，在此狀況下，使用放大緩 衝器將消耗用於緩衝之時間且增加電流消耗。 【發明内容】 本發明提供一種能夠在不使用放大緩衝器來放大外部時 鐘信號之情況下直接接收外部時鐘信號的延遲鎖定迴路 (DLL)。有利地，該DLL可藉由選擇性地直接接收外部時鐘 “號來增加時鐘同步速度並減少電流消耗。 根據本發明之一態樣，提供一DLL，其包括··一位準選 擇為、-控制信號產生II及—内部時鐘信號產生器。該位 準選擇器接收一外部時鐘信號並直接輸出該外部時鐘信 唬’或改變該外部時鐘信號之位準並輸出經改變位準之 部時鐘信號，以變應一抻制 控制信號。内部二… 號產生器産生該 號及該外部時鐘俨铼，*本弹口口之輸出“ 之相位门半 位準選擇器之輸出信號 相位同步的内部時鐘信號。 位準選擇器包括一選擇控制器及 選擇控制H直接將外，h早元。該 且伐肘外邛呀4里4號施加於 盗’或將外部時鐘信號作為 Ά嬈産生 應控制信號。時鐘緩衝…制“虎加以輸出，以響 里緩衝…回應位準控制信號而產生改 92043.doc 1282666 變的外部時鐘信號。 選擇控制器包括··一第一僂 ^ 、 弟傳輪閘，其直接將外部時鐘广 準，一弟二傳輸閘，並將 位 丄 ^ 八 卜口p守鐘^號作為位準控制作铗 加以輸出以響應控制信號之第二位準；及一反相l = ㈣制信號之邏輯位準並將經反轉的控制信號絲於第^ 及弟二傳輸閘。 時鐘緩衝器將外部控制俨卢 彳虎之位準放大至互補金氧半導 ()位準。控制信號産生器産生控制信號以響… 以。該控制信號係模式暫存器組（MRS)信號。 7 控制信號産生器包括：一筮 从人、 墊、及一"人 結合襯墊、-第二結合襯 一二 5襯塾，該第三結合襯墊使用-接線與第 一、、Ό 5襯墊相連並產生控制信號。 控制信號産生器句拓· 锋 _ 一— π括.一弟-電晶體、-第二電晶體、 -弟二電晶體、—第一反相器、及一反轉第二節點之輸出 W亚將經反轉輸出信號作為控制信號輸_^0目 器0 士外部時鐘信號具有電晶體—電晶體邏輯（τ τ l )位準。内部 化鐘^産生器包括：—相位控制器，其將位準選擇器之 輸出信號作為内部時鐘信號輸出，以響應第一及第二控制 信號；-反饋單元’其將内科鐘信號之相位與外部㈣ 信號之相位進行比較並產生—上/下信號及—模式作號· 及-相位控制信號產生器，其產生第一及第二控制信號以 控制位準選擇器之輸出信號的相位，以響應模式信號及上 92043.doc 1282666 /下k號，其中該相位控制器包含一用於接 之輸出信號的延遲鏈。延遲鏈包含具 2擇器 ，之差分放大器類型類比延遲單元。位準選擇罷 中繼電路接收外部時鐘信號。 曰 根據本發明之另-態樣，提供-DLL，1包括.一 ㈣器及-内部時鐘信號產生器。該位準選擇器接= ¥鐘信號並直接輸出料部時鐘信號，或改變該外部^ #號之位準並輸出改變的外料鐘信號。該内 = 産生器接收該位準選擇器之輸出信號及該外部時鐘^ 〇産生與位準顧器之輸出信號之相位同步的内部^信

Wj\a ▲位準選擇器包括一時鐘緩衝器單元，其接收外部時鐘 &唬並輸出改變的外部時鐘信號；-第-金屬線，其將外 部時鐘信號直接施加於内部時鐘信號產生器；及—第二金 屬線’其將外部時鐘信號施加於時鐘緩衝器單元，^第 一金屬線與第二金屬線中—條金屬線是連通的且另1條全 屬線是斷開的。 、 位準選擇H包括··-時鐘緩衝器單元，其接收外部時鐘 μ並輸出改變的外部時鐘信號；—第-襯塾，其接收外 部時鐘信號；一第二襯塾，其接收外部時鐘信號；-第三 襯墊:其對應於第-襯塾並與内部時鐘信號産生器相連； 及一弟四觀墊，其對庫於笛-杂目拥、Λ 了應於弟一襯墊亚與時鐘緩衝器單元相 其中使用-接線將第—襯墊與第三概塾及第二概塾與 第四襯墊中任一對相連。 92043.doc -10· 1282666

根據本發明之另_ At ，M ^ .. 心7 ，提供一 DLL·，其包括··一相位 役制盗、一反鐘置S η : 一相位控制信號產生器。該相位控 於^相位受控外部時鐘信號作為㈣時鐘信號輸出。反 J:凡產生上/下信號及模式信號。相位控制信號産生器產 ^-相位控難號及第：相位控制信號以㈣外部時鐘 ^ 4位才目位控制器包含-延遲鏈以接收位準選擇器 之輸出信號，且外料鐘信號被直接絲於相位控制哭。 【實施方式】 a 該外部時鐘錢EXCLK，或改變外料鐘㈣EXCLK之位 準並輸出經改變位準之外部時鐘信號CHEXCLK，以響應控 制信號CTRL。 圖1係根據本發明之一例示性實施例之延遲鎖定迴路 (DDLL)liH)之方-塊圖。參閲圖卜DLL 100包括：一位準選擇 10 控制k號產生器120及一内部時鐘信號產生器 ⑽。位準選擇HU0接㈣料鐘信號歐LK並直接輸出 控制信號產纟器120產生控制信號CTRL。控制信號 允卉將外α卩蚪鐘k號EXCLK直接輸入至内部時鐘信號産生 器130，或改變外部時鐘信號EXCLK之位準並允許將經改變 位準之外部時鐘信號施加於内部時鐘信號産生器130。可使 用若干方法來産生該控制信號CTRL，且該等方法將在下文 中描述。 内部時鐘信號産生器130接收位準選擇器11〇之輸出信號 LVLOUT及一外部時鐘信號EXCLK，並産生與位準選擇器 Π0之輸出信號lvl〇ut之相位同步的内部時鐘信號 92043.doc -11 - 1282666 INTCLK 〇本文將參看圖2描述位準選擇器110、控制信號産 生器120及内部時鐘信號産生器130之操作。 圖2係圖1之DLL之電路圖。如圖2所示，内部時鐘信號産 生器130包括··一相位控制器240，一反饋單元250，及一相 位控制信號產生器260。 相位控制器240將位準選擇器110之輸出信號LVLOUT作 為内部時鐘信號INTCLK輸出，以分別響應預定之第一相位 控制信號PHS1與第二相位控制信號PHS2。相位控制器240 包括：一延遲鏈241、一分接頭/暫存器243、一内插器245 及一暫存器247,其中延遲鏈241及分接頭/暫存器243延遲 位準選擇器110之輸出信號LVLOUT之相位，該操作藉由第 一相位控制信號PHS1來接收，且内插器245及暫存器247控 制位準選擇器110之輸出信號LVLOUT之相位，該操作藉由 第二相位控制信號PHS2來接收。 反饋單元250將來自相位控制器240之内部時鐘信號 INTCLK之相位與外部時鐘信號EXCLK之相位進行比較，並 産生上/下信號UDS及模式信號MODES。内部時鐘信號 INTCLK被施加至與同步DLL 200相連之其他電路。DLL 200 係用於使内部時鐘信號INTCLK之相位與外部時鐘信號 EXCLK之相伋同步。反饋單元25〇包括一相位偵測器251及 一複本延遲電路253。 相位控制信號産生器260産生第一相位控制信號PHS 1與 第二相位控制信號PHS2以控制位準選擇器110之輸出信號 LVLOUT之相位，以響應模式信號M〇DES及上/下信號 92043.doc 12- 一模式選擇器261及一 UDS。相位控制信號産生器26〇包括 多工器263。 藉由該舞本延遲電路25Ϊ將内部時鐘信號聰咖施加於 ^偵心251。相位m251將外部時鐘信號找CLK之 相㈣内部時鐘信號INTCLK之相位進行比較，並産生上/ 下化號UDS及模式信號MODES。 核式選擇器261判定是否應使用較大相位間隔或較小相 ，間隔來控制位準選擇器11G之輸出信號LVLOUT的相位。 若使用較大相㈣隔來控㈣準選擇器110之輸出信號 LVLOUT的相位.，則制延遲鏈241。“，若使用較小相 位間隔來控制位準選擇器11G之輸出信號LVLmjT的相位， 則使用内插器245。 多工态263産生第一相位控制信號pHS1以控制延遲鏈 241，以響應模式選擇器261之輸出信號。上/下信號UDS 與第二相位控制信號PHS2是相同的。因此，上/下信號uds 控制内插器245，以響應相位偵測器251之比較結果。 藉由使用延遲鏈241之較大相位間隔，及藉由使用内插器 245之較小相位間隔來控制位準選擇器i 1〇之輸出信號 LVLOUT。此使得可産生與位準選擇器丨1〇之輸出信號 LVLOUT具有相同相位之内部時鐘信號intcLK。 為直接將外部時鐘信號EXCLK施加於内部時鐘信號産生 器130,或改變外部時鐘信號EXCLK之位準並將經改變位準 的外部時鐘信號CHEXCLK施加於内部時鐘信號産生器 130，位準選擇器11〇包括一選擇控制器21〇及一時鐘緩衝器 92043.doc -13- 1282666 單元220。 選擇控制器210直接將外部時鐘信號EXCLK施加於内部 時鐘信號産生器130，或將外部時鐘信號EXCLK作為位準控 制信號LVLCTRL加以輸出，以響應控制信號CTRL。 選擇控制器210包括：一第一傳輸閘TG1，若對其施加具 有第一位準之控制信號CTRL，則其將外部時鐘信號EXCLK 直接施加於内部時鐘信號産生器130 ; —第二傳輸閘TG2， 若對其施加具有第二位準之控制信號CTRL，則其將外部時 鐘信號EXCLK作為位準控制信號LVLCTRL輸出；及一反相 器230，其反#控制信號CTRL之邏輯位準並將經反轉的控 制信號施加於第一傳輸閘TG1及第二傳輸閘TG2。 若產生了具有第一位準之控制信號CTRL，則第一傳輸閘 TG1打開且外部時鐘信號EXCLK被直接施加至内部時鐘信 號産生器130之延遲鏈241。延遲鏈241包含具有較小擺幅的 差分放大器類型類比單元。因此，即使將具有電晶體-電晶 體邏輯（TTL)位準的外部時鐘信號EXCLK直接輸入至延遲 鏈241，亦不會産生錯誤。 若産生了具有第二位準之控制信號CTRL，則第二傳輸閘 TG2打開且外部時鐘信號EXCLK作為位準控制信號 LVLCTRL而輸出至時鐘緩衝器單元220。 時鐘缓衝器單元220産生改變的外部時鐘信號 CHEXCLK，以響應位準控制信號LVLCTRL。時鐘緩衝器單 元220將位準控制信號LVLCTRL之位準放大至互補金氧半 導體（CMOS)/f立，準，此使得該時鐘缓衝器單元220能夠起到 92043.doc -14- 1282666 放大器的作用。 根據控制信號CTRL之位準，將具有TTL位準之外部時鐘 信號EXCLK直接施加於延遲鏈241，或將其放大至CMOS位 準然後施加於延遲鏈241。 控制信號産生器120控制該控制信號CTRL之位準。控制 信號産生器120産生控制信號CTRL以響應命令信號。應瞭 解控制信號CTRL可為由命令信號之組合所産生之模式暫 存器組（MRS)信號。此外，控制信讒CTRL可為由控制信號 産生器120之組態所輸出且在某些情況下由該控制信號産 生器120之組態加以界定的各種信號，而非由命令信號之組 合所産生之MRS信號。下文將描述控制信號産生器120之另 一變體。 在根據具有第一位準之控制信號而將外部時鐘信號 EXCLK直操施加於延遲鏈241 a夺，因為外部時鐘信號 EXCLK並未通過時鐘緩衝器單元220，所以可減少由時鐘緩 衝器單元220所消耗之延遲時間。因此，在將DLL 200自關 閉模忒打開至運作模式時，打開速度變得更快。此外，因 為關閉了時鐘緩衝器單元220，所以可減少由時鐘緩衝器單 元220所消耗之電流。 在將具有TTL位準之外部時鐘信號EXCLK沿匯流排線直 接輸入至延遲鏈241時，藉由一輸入引腳而接收到的外部時 鐘信號EXCLK之傳送至延遲鏈241之過程過長，所以該輸入 引腳之輸入電容量變得很大。若輸入阻抗較大，則具有擺 幅較小的，TTL位準之外部時鐘信號EXCLK之梯度變小而傾 92043.doc -15- 1282666 斜變大。 為增加信號擺幅並減少傾斜，位準選擇器1 10藉由預定中 繼器電路270與280來接收外部時鐘信號EXCLK，該等中繼 器電路會維持外部時鐘信號EXCLK之較大梯度。雖然圖2 僅展示了兩個中繼器電路270與280，但應瞭解可使用兩個 以上的中繼器電路。 應瞭解，因為延遲鏈241之延遲單元係具有較小擺幅之差 分放大器類型類比單元，所以即使將具有TTL位準之外部 時鐘信號EXCLK直接施加於延遲鏈241，亦不會産生任何錯 誤。下文將描_述延遲鏈241之延遲單元。 圖3係展示圖2之延遲鏈241之延遲單元3 00之電路圖。參 閱圖3,將位準選擇器110之輸出信號LVLOUT及其經反轉信 號輸入至延遲單元300之輸入端子IN及/IN。當施加於輸入 端子IN之輸出信號LVLOUT較高時，將一較低之信號（即輸 出信號LVLOUT之反轉）施加於輸入端子/IN。 然後，當第一節點N1達到較低位準時，第二節點N2達到 較高位準。由此，第三電晶體TR3關閉而第四電晶體TR4打 開。因此，第三節點N3達到較高位準而第四節點N4達到較 低位準，且第三節點N3與第四節點N4之信號輸出至另一延 遲單元。 當第一選擇信號SEL_F較高時，第二選擇信號SEL_S較 低。因此，第一選擇信號SELJF及第二選擇信號SEL_S分別 係用於控制内插器245之信號ODD及EVEN。 若第一選擇信號SEL_F較高，則第五電晶體TR5及第六電 92043.doc -16 - 1282666 晶體TR6打開；第七電晶體TR7關閉以響應第一節點N1之較 低信號；且第十一電晶體TR11打開以響應第二節點N2之較 高信號。 因此，在較高位準輸出第一單元之輸出信號OUT-F，且 在較低位準輸出第一反轉單元之輸出信號/OUT-F。若第二 選擇信號SEL_S較低，則第八電晶體TR8及第九電晶體TR9 關閉。第一單元之輸出信號OUT-F及第一反轉單元之輸出 信號/OUT-F作為控制内插器245之信號ODD及EVEN而産 生。 圖4係展示_圖2所示之控制信號産生器120之變體之視 圖。圖2之控制信號産生器120接收命令信號並産生一控制 信號。圖4之控制信號産生器400藉由一接線WB來産生控制 信號CTRL。 圖4之控制信號産生器400包括：一第一結合襯墊 BPAD1，其與第一電壓VCC相連；一第二結合襯墊BPAD2， 其與第二電壓GND相連；及一第三結合襯墊BPAD3，其使 用接線WB與第一結合襯墊BPAD1或第二結合襯墊BPAD2 相連，且産生控制信號CTRL。反相器410反轉第三結合襯 墊BPAD3之輸出信號並將經反轉之輸出信號作為控制信號 CTRL加以輸出。提供該反相器、410以增加第三結合襯墊 BPAD3之輸出信號之驅動能力。 第一電壓VCC係一源電壓，而第二電壓GND係一接地電 壓。若接線WB將第一結合襯墊BPAD1與第三結合襯墊 BPAD3相連，則産生具有較低位準之控制信號CTRL，其會 92043.doc -17- 1282666 打開第二傳輸閘TG2。相應地，藉由時鐘緩衝器單元220將 外部時鐘信號EXCLK放大至CMOS位準並將其施加於延遲 鍵 241 〇 然而，若接線WB將第二結合襯墊BPAD2與第三結合襯墊 BPAD3相連，貝産生具有較高位準之控制信號CTRL，其會 打開第一傳輸閘TG1。相應地，將具有TTL位準之外部時鐘 信號EXCLK直接施加於延遲鏈241。 應瞭解，由設計者在設計DLL 200時判定接線WB之連接。 圖5A係展示圖2所示之控制信號産生器120之替代變體之 視圖。圖5A冬控制信號産生器500藉由一熔絲LF來産生控 制信號CTRL。控制信號産生器500包括：一第一電晶體 CTR1，其第一端子與第一電壓VCC相連，其閘極接收一上 電信號VCCH，且其第二端子與第一節點N1相連；一第二 電晶體CTR2，其第一端子藉由熔絲LF與第一節點N1相連， 其閘極接收上電信號VCCH，且其第二端子與第二電壓GND 相連；一第三電晶體CTR3，其第一端子與第一電壓VCC相 連，其第二端子與第一節點N1相連，且其閘極與第二節點 N2相連；一第一反相器INV1，其輸入端子與第一節點N1 相連且其輸出端子與第二節點N2相連；及一第二反相器 INV2，其反轉第二節點N2之輸出信號並將經反轉輸出信號 作為控制信號CTRL加以輸出。 圖5B係闡明上電信號VCCH之波形之圖。參閱圖5B，在 初始預定時段T1-T2期間上電信號VCCH維持在一第二位準 内，而當該預定時段結束時，其改變至一第一位準。即， 92043.doc -18- 1282666 當最初打開電源時，以較低位準産生上電信號VCCH。在預 定時段T1-T2結束後，以較高位準産生上電信號VCCH。 若最初以較低位準産生上電信號VCCH，則第一電晶體 CTR1打開且第二電晶體CTR2關閉。接著，第一節點N1達 到一較高位準而第二節點N2達到一較低位準。 以較高位準産生控制信號CTRL且第三電晶體CTR3打 開，從而將第一節點N1不斷維持在較高位準。在預定時間 T2結束後，若産生高位準的上電信號VCCH，則第一電晶體 CTR1關閉且第二電晶體CTR2打開。 因此，第一_節·點N1達到一較低位準而第二節點N2達到一 較高位準。相應地，以較低位準産生控制信號。若在最初 產生具有較低位準之上電信號VCCH後熔絲LF斷開，則即 使該上電信號VCCH改變至較高位準，控制信號CTRL亦會 不斷維持在較高位準。 當熔絲LF接通時，僅在初始的短時段T1_T2期間才産生具 有較高位準之控制信號CTRL，且接著在初始的短時段 T1-T2結束後，會以較低位準産生該控制信號CTRL。然而， 當熔絲LF斷開時，控制信號CTRL會不斷維持在較高位準。 因此，為將外部時鐘信號EXCLK直接施加於延遲鏈241， 應斷開熔絲LF。為將外部時鐘信號EXCLK放大至CMOS位 準並將放大的信號施加於延遲鏈241，應使熔絲LF持續地連 通。應瞭解，溶絲LF可為雷射熔絲（laser fuse)。 圖2之控制信號産生器120可接收命令信號並産生作為控 制信CTRL之.MRS信號，或如圖4所示，可使用接線WB來産 92043.doc -19- 1282666 生控制信號CTRL。此外，如圖5所示，控制信號產生器120 可使用熔絲LF來産生控制信號CTRL。 圖6係根據本發明之另一例示性實施例之DLL之方塊 圖。參閱圖6，DLL 600包括一位準選擇器610及一内部時鐘 信號産生器620。位準選擇器610接收外部時鐘信號 EXCLK，且直接輸出該外部時鐘信號EXCLK，或改變該外 部時鐘信號EXCLK之位準並輸出改變的外部時鐘信號 CHEXCLK。 位準選擇器610包括：一時鐘緩衝器單元630，其接收外 部時鐘信EXCLK並輸出改變的外部時鐘信號 CHEXCLK; —第一金屬線MTL1，其將外部時鐘信號EXCLK 直接施加於内部時鐘信號産生器620 ;及一第二金屬線 MTL2，其將外部時鐘信號EXCLK施加於時鐘缓衝器單元 630。最初，該第一金屬線MTL1與該第二金屬線MTL2中僅 有一條金屬線是連通的，如圖6所示。 如圖2所示，對應於位準選擇器610之選擇控制器210將外 部時.鐘信號EXCLK傳輸至延遲鏈241以響應控制信號 CTRL。然而，圖6之位準選擇器610並不接收控制信號 CTRL。 相反，在製造DLL 600時，就判定了是否應將外部時鐘信 號EXCLK直接施加於内部時鐘信號產生器620,或是否應將 外部時鐘信號EXCLK放大至CMOS位準並將其施加於（例如） 圖2之延遲鏈241。 為將外部時鐘信號EXCLK直接施加於内部時鐘信號產生 92043.doc -20- 1282666 器620，第二金屬線MTL2應斷開且第一金屬線MTL1應連 通。為將外部時鐘信號EXCLK放大至CMOS位準並將放大 的信號施加於延遲鏈241，第一金屬線MTL1應斷開且第二 金屬線MTL2應連通。 如圖6所示，金屬線MTL1與MTL2上的開關涉及一狀態， 其中，一條金屬線斷開（即MTL2)係因為開關打開，而另一 金屬線（即MTL1)連通係因為開關閉合。 應瞭解，内部時鐘信號産生器620與圖2之内部時鐘信號 産生器13 0具有相同或相似之構造。 圖7係根i本發明之另一例示性實施例之DLL之方塊 圖。參閱圖7,位準選擇器710包括：一時鐘緩衝器單元730， 其接收外部時鐘信號EXCLK並輸出經轉換之外部時鐘信號 CHEXCLK ； 一第一襯墊BP1，其接收外部時鐘信號 EXCLK ; —第二襯墊BP2，其接收外部時鐘信號EXCLK ; 一第三襯墊BP3，其對應於第一襯墊BP1並與内部時鐘信號 産生器720相連；及一第四襯墊JBP4，其對應於第二襯墊BP2 並與時鐘緩衝器單元730相連，其中，藉由一接線WB來連 接第一襯墊BP1與第三襯墊BP3或第二襯墊BP2與第四襯墊 BP4。 位準選擇器710並非如圖2之位準選擇器210—般接收控 制信號。相反’在製造D L L 7 0 0時’就判定了是否應將外部 時鐘信號EXCLK直接施加於内部時鐘信號産生器720，或是 否應將外部時鐘信號EXCLK放大至CMOS位準並施加於（例 如）圖2之延遲鏈241。 92043.doc 21 - 1282666 為將外部時鐘信號EXCLK直接施加於内部時鐘信號産生 器720，應使用接線WB來連接第一襯墊BP1與第三襯墊 BP3，並使第二襯墊BP2與第四襯墊BP4斷開。為將外部時 鐘信號EXCLK放大至CMOS位準並將放大的信號施加於延 遲鏈241，應使第一襯墊BP1與第三襯墊BP3斷開且使第二 襯墊BP2與第四襯墊BP4相連。 應瞭解，内部時鐘信號産生器720與圖2之内部時鐘信號 産生器130具有相同或相似之構造。 在一替代變體中，可使用熔絲分別使第一襯墊BP1與第三 襯墊BP3相連及·使第二襯墊BP2與第四襯墊BP4相連。若熔 絲在第一襯墊BP1與第三襯墊BP3之間或在第二襯墊BP2與 第四襯墊BP4之間斷開，則可獲得與圖7之使用接線WB相同 或相似之效果。 圖8係根據本發明之另一例示性實施例之DLL之方塊 圖。參閱圖8，DLL 800包括一相位控制器、一反饋單元、 及一相位控制信號産生器，其均為一内部時鐘信號産生器 810之組件且分別與圖2之彼等組件具有相同或相似之構 造。 DLL 800可選擇性地直接接收外部時鐘信號EXCLK，或 將外部時鐘信號放大至CMOS位準並接收放大的外部時鐘 信號。然而，内部時鐘信號産生器810之相位控制器直接自 外部接收外部時鐘信號EXCLK。 換言之，直接將具有TTL位準之外部時鐘信號施加於延 遲鏈。應瞭解，中繼器電路820及830與圖2之彼等中繼器電 92043.doc -22- 1282666 路具有相同或相似之功能。 儘管已參看本發明之例示性實施例來特定展示並描述了 本發明，但一般熟習此項技術者應瞭解，可在不偏離如以 下申請專利範圍及其均等物所界定之本發明之精神與範疇 的情況下，於其中進行各種形式上及細節上的變化。 【圖式簡單說明】 圖1係根據本發明之一例示性實施例之延遲鎖定迴路 (dll)之方塊圖；

圖2係圖1之DLL之電路圖； 圖3係展示p2之延遲鏈之延遲單元的電路圖； 圖4係展示圖2所示之控制信號産生器之變體的視圖； 圖5A係展示圖2所示之控制信號産生器之替代變體的視 圖； 圖5B係闡明上電信號之波形的圖； 圖6係根據本發明之另一例示性實施例之dLl之方塊圖；

圖7係根據本發明之另一例示性實施例之DLL之方塊 圖；及 圖8係根據本發明之另一例示性實施例之dll之方塊圖。 【主要元件符號說明】 100 延遲鎖定迴路（dll) 110 位準選擇器 120 控制信號產生器 130 内部時鐘信號産生器 200 .延遲鎖定迴路（DLI^ 92043.doc -23- 1282666 210 選擇控制器 220 時鐘緩衝器單元 230 反相器 240 相位控制器 241 延遲鏈 243 分接頭/暫存器 245 内插器 247 暫存器 250 反饋單元 251 相位偵測器 253 複本延遲電路 260 相位控制信號産生器 261 模式選擇器 263 多工器 270 中繼器電路 280 中繼器電路 300 延遲單元 400 控制信號産生器 410 反相器 500 控制信號産生器 600 延遲鎖定迴路（DLL) 610 位準選擇器 620 内部時鐘信號産生器 630 .時鐘緩衝器單元 92043.doc 24· 1282666 700 延遲鎖定迴路（DLL) 710 位準選擇器 720 内部時鐘信號産生器 730 時鐘缓衝器單元 800 延遲鎖定迴路（DLL) 810 内部時鐘信號産生器 820 中繼器電路 830 中繼器電路 BP 襯墊 BPAD _結合襯墊 CHEXCLK 改變的外部時鐘信號 CTR 電晶體 CTRL 控制信號 EVEN 信號 EXCLK 外部時鐘信號 GND 第二電壓 IN - 輸入端子 INTCLK 内部時鐘信號 INV 反相器 LF 熔絲 LVLOUT 輸出信號 LVLCTRL 位準控制信號 MODES 模式信號 MTL 金屬線 92043.doc -25- 1282666 N1 第一節點 N2 第二節點 N3 第三節點 N4 第四節點 ODD 信號 OUT-F 輸出信號 PHS 相位控制信號 SEL_F 第一選擇信號 SEL_S 第二選擇信號 TG _傳輸閘 TR 電晶體 UDS 上/下信號 VCC 第一電壓 VCCH 上電信號 WB 接線 92043.doc 26

Claims (1)

1. Ϊ282666 1十、申請專利範圍： 種延遲鎖定迴路（DLL)，其包括： 外部I::選;器’其接收-外部時鐘信號並直接輸出該 -改變或改變該外部時鐘信號之-位準並輸出 一 M讀信號，以響應-控制信號； 産生該控制信號之控制信號産生器；及 内部時鐘信號産生琴，i 出传？卢及兮& A 〇 ，、接收该位準選擇器之一輸 。諕及该外部時鐘信號， 輪出作榦夕, 亥位準選擇器之 。化之一相位同步的内部時鐘信號。 •如申請專到範.圍第1項之DLL，盆 一 - 八肀°亥位準選擇器包括： C’其將該外部時鐘信號直接施加於該内 二Π:或將該外部時鐘信號作為-位準控制 虎以輸出，以響應該控制信號，·及 日守鐘緩衝器單元，其產生 響應該位準控制信號。 “a的外料鐘信號以 3 ·如申請專利範圍第2頂$ m T , 一# ㈤弟2頁之DLL，其中該選擇控制器包括： 立一弟-傳㈣，其將料部時鐘信號直接施加於該内 ㈣鐘信號產生器，以響應該控制信號之-第一位準； 一第二傳㈣’其將料料鐘錢作相位準控制 h號加以輪出，以響應該控制信號之一第二位準；及 一反相器，其反轉該㈣信號之—邏輯位準並將該經 反轉的控制信號施加於該第一傳輸間及該第二傳輸間。 (如申請專利範圍第2項之DLL，其中該時鐘緩衝器單元將 該位準控制信號之位準放大至一互補金氧半導體（cm〇s) 92043.doc 1282666 位準。 5·如申請專利範圍第1項之DLL，其中該控制信號産生器産 生該控制信號，以響應命令信號。 6.如申請專利範圍第1項之DLL，其中該控制信號係一模式 暫存器組（MRS)信號。 7·如申請專利範圍第1項之DLL，其中該控制信號産生器包 括： 一第一結合襯墊； 一第二結合襯墊；及 一第三結_合襯墊，其使用一接線與該第—結合襯墊或 該第二結合襯墊相連，且産生該控制信號。 如申請專利範圍第1項之DLL，其中該控制信號産生器包 括： 一第一電晶體； 一第二電晶體； 一第三電晶體； 一第一反相器；及 笫 卽點之一輪出信號並將 反相器，其反轉一 該經反轉的輸出信號作為該控制信號加以輪出 9. 10. 11. 如申請專利範圍第8項之DLL，其中該熔絲為一雷射熔絲。 如申請專利範圍第8項之DLL，其中在一時段期間產生具 有一第二位準之上電（power_up)信號，並在該時段之後産 生具有一第一位準之該上電信號。 如申請專利範圍第丨狀肌，其巾該外部時鐘信號具有 92043.doc -2 - 1282666 一電晶體—電晶體邏輯（TTL)位準。 器包括 12.^請專利範圍第1項之DLL，其中該内部時鐘信號產生 一相位控制器， 該内部時鐘信號加 信號； 其將該位準選擇器之一輸出信號作為 以輪出，以響應第一及第二相位控制 一反饋單元， 時鐘信號之一相 式信號；及 其將該内部時鐘信號之一相位與該外部 位進行比較並産生-上/下信號及一模 -相位控制.信號産生器，其産生該第一相位控制俨號 及該第二相位控制信號以控制該位準選擇器之輪出“ 之相位，以響應該模式信號及該上/下信號； 〜 其中該相位控制器包含一延遲鏈以接收該Γ準選擇哭 之輸出信號。 早、擇益 A如中請專利範圍第12項之犯，其中該延遲鏈包含 較小擺幅之差分放大器類型類比延遲單元。 14·:Γ=Γ第1項之DLL，其中該位準選擇器藉由 中、、、k益电路來接收該外部時鐘信號。 15· 一種延遲鎖定迴路（DLL),其包括： ::準選擇器，其接收一外部時鐘信號並直接輸出翁 部時鐘信號，或改變該外料鐘㈣之— —改變的外部時鐘信號；及 、’輸出 :::時鐘信號產生器，其接收該位準選擇器 “就及料科鐘錢與該位準選擇器之 92043.doc 1282666 出：號之一相位同步的内部時鐘信號。 凊專利範圍第15項之dll， 一日^中該位準選擇器包括·· 改變的外部時鐘^;’其接收該外部時鐘信號並輸出該 部器其Γ外部時鐘信號直接施加於該内 衝器2金屬線，其將該外科鐘信號施加於該時鐘緩 連=且線與該f二金屬線中-條金屬線係 斷開的。~ 、’、線與该弟二金屬線中-條金屬線係 17.=;Γ圍第16項之DLL’其中該時鐘緩衝器單元將 準。 旱放大至一互補金氧半導體（CMOS)位 項之DLL，其中該 一時鐘緩衝器單S，其接收該H 改變的外部時鐘信號； 卜^鐘W亚輸出該 一接收該外部時鐘信號之第一襯墊； 一接收該外部時鐘信號之第二襯墊； 十、見墊其對應於該第一襯墊並與該内部時鐘信 號産生器相連；及 ° 單m襯墊’其對應於該第二襯塾並與該時鐘緩衝器 /、中孩第一襯墊與該第三襯墊藉由一接線相連或該第 92043.doc !282666 二襯塾與該第四襯墊藉由一接線相連。 19.如申請專利範圍第18項之dll，其中該時鐘緩衝器單元將 一輸入信號之一位準放大至一 CMOS位準。 2〇·如申請專利範圍第18項之DLL，其中該第一襯墊與該第三 襯墊藉由一熔絲相連同時該第二襯墊與第四襯墊斷開， 或該第二襯墊與該第四襯墊藉由一熔絲相連同時該第一 襯墊與第三襯塾斷開。 21.如申請專利範圍第2G項之DLL，其中該熔絲為—雷射溶 絲0 22·如申請專利範-圍第15項之DLL，其中該外部時鐘信號具有 龟曰日體一電晶體邏輯（TTL)位準。 23·如申請專利範圍第15項之舰，丨中該内部時鐘信號產生 一相位控制器， 該内部時鐘信號加 信號； 其將該位準選擇器之一輸出信號作為 以輸出，以響應第一及第二相位控制 -反饋單元，其將該内部時鐘信號之一相位 _信號之-相位進行比較並產生-上/下信號及= 式信號；及 、 一相位控制信號產生器，其産生第一及第二控 :::該位準選擇器之-輸出信號之-相位，以心 杈式&號及該上/下信號， 其中該相位控制器包含—延遲鏈以接收該位準選擇琴 之—輪出信號。 。 92043.doc I282666 ·=申請專利範圍第23項之DLL，其中，該延遲鍵包含具有 較小擺幅之差分放大器類型類比延遲單元。 25·如申請專利範圍第15項之延遲鎖定迴路，其中該位準選 擇器藉由一中繼器電路來接收該外部時鐘信號。 26·—種延遲鎖定迴路（DLL)，其包括： 相位控制器，其將一相位受控外部時鐘信號作為一 内部時鐘信號加以輸出； … 一反饋單元，其産生一上/下信號及一模式信號；及 一相位控制信號産生器，其産生一第一控制信號及一 弟一控制# _號以控制該外部時鐘信號之相位， 其中該相位控制器包含一延遲鏈以接收該外部時鐘信 就’該外部時鐘信號被直接施加於該相位控制器。 27·如申請專利範圍第26項之DLL，其中該延遲鏈包含具有一 較小擺幅之差分放大器類型類比延遲單元。 28·如申請專利範圍第26項之DLL，其中該相位控制器藉由一 中繼器電路來接收該外部時鐘信號。 29·如申請專利範圍第26項之dll，其中該外部時鐘信號具有 一電晶體一電晶體邏輯位準（TTL)。 92043.doc