TWI282600B - Fabricating method of semiconductor device - Google Patents

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TWI282600B
TWI282600B TW094119779A TW94119779A TWI282600B TW I282600 B TWI282600 B TW I282600B TW 094119779 A TW094119779 A TW 094119779A TW 94119779 A TW94119779 A TW 94119779A TW I282600 B TWI282600 B TW I282600B
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Hirohisa Kawasaki
Kazunari Ishimaru
Kunihiro Kasai
Yasunori Okayama
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Toshiba Corp
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Description

I282_pi 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置的製造方法，特別是關 於一種具有微細溝渠隔離之半導體裝置的製造方φ。 【先前技術】 /
近年來，半導體裝置的元件分離區域較多使用淺溝渠 (Shallow Trench Is〇lati〇n : STTI)替代區域氧化（L〇cal Oxidation of silicon : LOCOS)型元件分離區域。ST丨係如 LOCOS由於鳥嘴不成長所以光罩變換誤差較小。而且，與 LOCOS相比可以形成較深分離區域，可以增大鄰接之主 區域間的絕緣距離。具有L〇c〇s型元件分離區域之 體裝置係例如揭示於美國專利第5,963,817號。 ' STI在微細化上雖有利，但為了更微細化出現了幾項 其-為STI的外觀比變高之問題。所謂外 渠的縱與橫之比，例如如圖41所料，在 糸= 開口徑W作於母，料· ^从子 = 腳之值愈大，溝渠之剖面形狀愈細長。 外戒比 為了進-步發展半導體裝置的微細化，必須縮 的寬’也就an徑W。同時為了補償因縮小開口㈣所 縮，之主舰域間絕緣性距離，必須挖深仍的深度，也 就是溝渠的珠度D。結果，STI的外觀比變高。X 在外觀比，义冋之STI與開口徑縮小之STI中 之一是藉絕緣物埋人溝―難。典型的是如圖42所= 1282職_ 絕緣物201懸突於溝渠200，溝渠200因絕緣物201而堵 塞。溝渠200若堵塞，則在溝渠200内變成無法堆積絕緣 物201，STI變成不完全。 參考文獻：美國專利第5,963,817號。 【發明内容】 本發明之第1態樣之半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1半導體層難之第 2半導體層之製程；甶前述第2半導體層的上面至前述第1 B 半導體層，形成使前述第2半導體層及前述第1半導體層 露出之溝之製程；以及絕緣化由前述溝露出之前述第1半 導體層及第2半導體層，以第1半導體層的絕緣化物填補 * 前述溝之製程。 . 本發明之第2態樣之半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1半導體層難之第 2半導體層之製程；由前述第2半導體層的上面至前述第1 半導體層，形成使前述第2半導體層及前述第1半導體層 B 露出之溝，形成挾持於前述溝之鳍片狀半導體構造之製 程；以及絕緣化由前述溝露出之前述第1半導體層及第2 半導體層，以第1半導體層的絕緣化物填補前述溝，以前 述第1半導體層的絕緣化物使前述鳍片狀半導體構造内之 前述第1半導體層的寬變窄，使前述第2半導體層懸突於 前述第1半導體層的絕緣化物上之製程。 本發明之第3態樣之半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1半導體層難之第 6 I282_pifdoc 2半導體層之製程；由前述第2半導體層的上面至前述第1 半導體層，形成使前述第2半導體層及前述第1半導體層 露出之溝，形成挾持於前述溝之鳍片狀半導體構造之製程 之製程；以及絕緣化由前述溝露出之前述第1半導體層及、 第2半導體層，以第1半導體層的絕緣化物填補前述溝， 以前述第1半導體層的絕緣化物填補前述鳍片狀半導體構 造内之前述第1半導體層，使前述第2半導體層孤立於前 述第1半導體層的絕緣化物上之製程。 B 本發明之第4態樣之半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1半導體層難之第 2半導體層之製程；由前述第2半導體層的上面至前述第1 ^ 半導體層，形成使前述第2半導體層及前述第1半導體層 _ 露出之溝，形成包含前述第2半導體層及前述第1半導體 層，挾持於前述溝之第1鳍片狀半導體構造及寬比前述第 1鳍片狀半導體構造廣之第2鳍片狀半導體構造之製程； 以及 p 絕緣化由前述溝露出之前述第1半導體層及第2半導 體層，以第1半導體層的絕緣化物填補前述溝，以前述第 1半導體層的絕緣化物填補前述第1鳍片狀半導體構造内 之前述第1半導體層，使前述第2半導體層孤立於前述第 1半導體層的絕緣化物上，以前述第1半導體層的絕緣化 物使前述第2鳍片狀半導體構造内之前述第1半導體層的 寬變窄，使前述第2半導體層懸突於前述第1半導體層的 絕緣化物上之製程。 I282600fd〇c 若依據本發明，可以提供一種可以促進更微細化之半 導體裝置的製造方法。 為瓖本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 目i已確3忍可以埋入階梯覆蓋性(step coverage)良好 之絕緣物與其製造方法已開發外觀比比較高之溝渠的技 術例士 藉在反應源利用 TEOS(Tetraethylorthosilicate) 原石夕酸四乙酯、在氧化劑利用臭氧(〇狀⑺以㈤㈤㈣ Vapor Deposition)化學氣相沈積法製造二氧化矽。 即使使用梯覆I性良好之絕緣物或階梯覆蓋性良 好之製造方法，溝渠亦是複雜地配置於晶圓内之立體空 間。士而且，立體空間外觀比的上升或開口徑的縮小今後將 持繽進展2此立體空㈣，糊要將絕緣物堆積成共 形(conformal)將極為困難。 八二=說明本發明之幾個實施形態。說明時 全圖具有共通之科則μ共 (第1實施形態） …付鈮 圖1〜圖4係綠示本於 — 置的製造方法之-_剖1實施雜之半導體裝 如圖1所繪示，在第〗生 層。第1半導體層之-例係丰道體層1上形成第2半導體 第2半導體層3之具體的:^體基板，亦料導體晶圓。 1歹Η糸缚地形成於半導體基板表 8 1282藝鄭 面之層’或薄地堆積於半導體基板上之薄膜。在本例中， 第2半導體層3之半導體材料係選自絕緣化比第1半導體 層難：半導體材料。絕緣化之一例係氧化。 • 在本例，作為第1半導體層1之材料，係選自包含2 種_以上元素之半導體材料，例如由2種類以上之半導體 元素之固，谷體所形成之混晶半導體(alloy semiconductor)， 作為第2半導體層3之材料，係選自由單元素所形成之元 素半導體(elemental semiconductor)。但是，若第2半導體 拳 層3比第1半導體層1較難絕緣化，則不限於混晶半導體 與元素半導體之疊層構造。 進一步，在本例，作為混晶半導體係選擇晶格常數比 . 元素半導體的晶格常數大者。藉第1半導體層1之晶格常 - 數比弟2半導體層3之晶格常數大，形成於第1半導體層 1上之弟2半導體層3之晶格面間隔，與第2半導體層3 為單層的h形相比較廣’可以得到所謂“形變半導體 - (strained semiconductor)、或形變通道⑽—以 售 semiconductor)”。在本說明書，以下稱為“形變半導體(形變 石夕）。形’又半體藉半導體的晶格面間隔擴大，提升搬運 機的移動度’可以得到動作高速之半導體裝置之構造的一 個。形變半導體亦揭示於上述美國專利第5,963,817號。 #滿足第2半導體層3比第i半導體層較難絕緣化以及 弟1半導體層1之晶格常數比第2半導體層之晶格常數大 ^雙方條件之-例，係第i半導體層i為SixGey、第2半 v體層3為Si。以下’將第i半導體層】稱為SiGe基板卜 I2826afd〇c 將第2半導體層3稱為Si層3 如圖1所繪示，首先，在 心層3係例如藉使Si磊晶 次，在Si層3上形成光罩層5 作為硬光罩功能之層。在本例中 在SiGe基板1上形成Si層3。 成長於SiGe基板上而形成。其 罾5。光罩層5係在形成溝渠時 ，光罩層5之條件係對SiGe ，板1及Si層3可以取得似彳率以及可以抑制&層3的 面之絕緣A ’例如氧化。滿足該條件之材料之一例係 % 1χΝγ。以下將光罩層5稱為SiN層5。 其次’如圖2所緣示，例如使用微影法將_層$圖 木化成半導體主動區域形成圖案。 _ 其次，如圖3所繪示，在較難蝕刻SiN層5、在較容 易钱刻Si層3、及SiGe基板1之條件下，使用各向異性 • 性例如RIE(Reactive Ion Etching ;反應性離子_)侧义 ‘層3及SiGe基板1。藉此，由^層3的上面到挪㊁基板 卜可以形成溝渠7。溝渠7係使Si層3、SiGe基板i露 出之立體空間。 ^ • 其次，如圖4所繪示，絕緣化(例如氧化)8丨層3及SiGe 基板1之露出面。SiGe基板1比Si層3容易氧化。因此，
SiGe氧化物9朝向立體空間成長，在本例為朝向溝渠7成 ，，比Si之氧化物11較大的成長。成長的結果，溝渠7
If SiGe氧化物9填補。SiGe由於具有比Si容易氧化之性 質，所以氧化的方法，即使使用任何的方法均可。若舉氧 化之一制目il 為 _ 酿急vfhnivHmrli1nr;P。…j — ·，，·、
I282600ifd〇c 化’則SiGe的氧化率成為Si之氧化率3〇倍以上 明者已確認。具體而言，在Si氧化至6nm程度之條件: 則SiGe 了以氣化至2〇〇nm程度。鹽酸氧化由於8丨〇€比 si急速地氧化，所以可以期待以siGe氧化物9填補溝渠了 為止之所要時間可以縮短之效果。另外，由於Si之氧^率 與SiGe之氧化率之比取得較大，例如3〇倍以上，所以可 以利用氧化將Si層3之縮小抑制於最小限度。由此等優 點，可以說鹽酸氧化在實施本發明時是一種實用的氧化方 法之一。
SiGe氧化物9在由露出面13朝向溝渠7成長之同時， 由露出面13後退至挾持於SiGe之溝渠7之鳍片狀半導體 構造，例如半導體主動區域15内。Si氧化物n也同樣， 由露出面13朝向溝渠7成長之同時，後退至半導體主動區 域15内。SiGe氧化物9之後退速度由於比Si氧化物11 之後退速度快，所以半導體主動區域15之剖面形狀，如圖 4所繪示，在Si層3之部分寬較廣，SiGe基板1之部分寬 較狹小，形成所謂“T字型，，。 若依據第1實施形態之半導體裝置的製造方法，在 SiGe基板（第1半導體層）1上形成比SiGe基板1較難絕緣 化例如氧化之Si層（第2半導體層）3,形成使Si層3及SiGe 基板1露出之立體空間例如溝渠7。之後，絕緣化例如氧 化由溝渠7露出之SiGe基板1及Si層3。由於SiGe氧化 物9之成長速度比Si氧化物11之成長速度快，所以溝渠 7可以以SiGe氧化物9填補。結果，即使半導體裝置的微 11 17171pif.doc 1282600 細化進展，立體空關如溝渠之外觀比上升， f、進展時，亦可以以絕緣物在本例為SiGe氧化物埋= 渠7 〇
士驗氧化物9及Si氧化物u朝向溝渠7成長之同 日r後退至躲之半賴構造，例如半導社動區域15 内。Si氧化物11之後退逮度由於比SiGe氧化物9之後退 速度慢’所以在Si層3可以抑制因氧化之後退。以層3 MISFET(Metal Insulator Semiconductor Field Effect T麵istor :金屬絕緣半導體場效電晶體)之通道之部 分。半導體主動區域15中若能抑制形成通道部分之後退， 則例如可以抑制通道寬之減少。從而，可以抑制misfet 之驅動能力的降低。 另外，也可以減少工程數。典型的STI構造時，形成 溝渠，以絕緣物埋入溝渠，必須以例如cMP(chemical Mechanical Polishing :化學機械拋光）等平坦化埋入之絕緣 物。對於此，上述製造方法係形成溝渠7，藉絕緣化例如 氧化露出於溝渠7内之Si層3、SiGe基板1之露出面，可 以得到STI構造。 又’在Si層3的上面與SiGe氧化物9的上面之間， 約略產生Si層3之厚度的段差。但是，為了形成閘電極之 導電材料，例如導電性多晶矽若為Si層3之厚度的段差， 也就是不會切段，則不用說可以省略埋入Si層3間之段差 之埋入製程以及平坦化埋入材之平坦化製程。 如此，若依據第1實施形態之半導體的製造方法，可 12 12826鼠 fd〇c 以得到可以促進更微細化之半導體裝置的製造方法。 圖5利用第1實施形態之製造方法所製造之半導體裝 置的一例之平面圖。圖6係沿著圖5中之νμνι線之剖面 圖。圖7係沿著圖5中之VII-VII線之剖面圖。圖8係沿 著圖5中之VIII-VIII線之剖面圖。 關於本例之半導體裝置為電晶體，繪示著MISFET例 如 MOSFET(Metal Oxide Semic〇nduct〇r
Field Effect
Transistor ··金屬氧化物半導體場效電晶體）。不用說，利用 第1實施形態所製造之半導職£，並祕於本例。 如圖5〜圖8所繪示，半導體主動區域15係包含 基板1與形成於SiGe基板i上之Si層3，si(}e基板J之 $私型及Si層3之導電型係分別為例如p型。主動區域 15的形狀為鳍片狀。 在鳍片狀之主動區域15中’沿著Si層3之Y方向之 ^度1^ ?系比沿*SlGe基板1之γ方向之長度Ly_SiGe =:t且沿著Si層3之x方向之2個端部3E-X1、 7 η ίf Ge氧化物9上，沿著Si層3之Υ方向 ^ ΓΙΛΕ_Υ1'3Ε_Υ2也同樣配置於siGe氧化物9上。 件分離區域，所以主動區域15之 ^形成“τ字型:面_以及沿著¥方向之剖面形狀之雙方 在主動區域15形士 MOSFET係、包含形成於j + ¥體裝置例如MOSFET。 例為閘氧化臈⑵1^的上面上之閘絕緣膜(在本 /成於間氣化犋21上之閘極電極23、 1282600 17171pif.doc 由Si層3至SiGe基板1内所形成之N型之源極/汲極擴散 層25 〇 在MOSFET及SiGe氧化物9上，形成具有達到源極/ >及極擴散層25之開口之層間絕緣膜27。在開〇内形成一 般稱為插塞29之導電物。在層間絕緣膜27上，透過插塞 29形成電氣連接於源極/汲極擴散層25之内部配線31。
如此，藉利用第1實施型態之製造方法，可以形成半 導體裝置，例如MOSFET。 若依據本例之MOSFET，可以得到如其次之優點。 連接源極/汲極擴散層相互間之通道，由於在形成於 SiGe基板3上之Si層1内可以得到，所以形成稱為形變 半導體之構造。其結果，動作與典型的MOSFET相比變高 速。 兀件分離區域亦即SiGe氧化物9，由於後退至鳍狀之 主動區域15内，所以鄰接之M〇SFET相互間之分離距離 增加。結果’、流動於鄰接之M〇SFET相互間之漏電流減 >、有利於半導體積體電路裝置之微細化與低電壓動作化。 另外’將分離距離作成與具有f知之如構造之 MOSFET相同的情形，可以增大半導體主動區域15之寬， 大MOSFET之通道寬。藉可以擴大通道寬，可以謀 求k升MOSFET之驅動電流。 4^1卜PN接合33係在韓狀之主動區域15中，藉SiGe 乳化物9所挾持之部分， MOSFET變成較小，藉们面積比較於典_ 稭、、伯小PN接合33的面積，減少源極 14 1282600 17171pif.doc />及極擴散層25與塊’在本例為寄生於與siGe基板1之間 之PN接合谷里。藉減少PN接合容量，動作變成比形變 半導體的典型的構造更加高速。 進一步，在關於本例之MOSFET，PN接合33係在鳍 狀之主動區域15中，藉SiGe氧化物9所挾持之部分。進 一步 ’ Si 層 3 之立而部 3E-X1、3E_X2、3E-Y1、3E-Y2 係分 別配置於SiGe氧化物9上。作為MOSFET之構造，係在 源極/>及極擴散層25的表面具有為了降低源極/没極擴散層 25與插塞29之接觸阻抗形成矽化物層之構造。在關於本 例之MOSFET，例如在源極/沒極擴散層25的表面形成石夕 化物層時，可以得到如以下之優點。為了理解該優點，使 - 矽化物層之一形成例與本例及本例之參考例對比加以說 - 明。 圖9A〜圖12A係繪示Si層3之端部（在圖中為 3E-Y卜3E_Y2)配置於SiGe基板1上之例（參考例）之構造''， 圖9B〜圖12B係繪示Si層3之端部(在圖中為3Ε_γι、 _ 3Ε-Υ2)配置於SiGe氧化物9上之本例之構造。 圖9A、圖9B係繪示形成源極/汲極擴散層25後之剖 面。至此之說明雖省略，但在Si層3的表面（在本例為源 極/汲極擴散層25的表面)形成稱為犧牲氧化膜41之氧^ 膜。犧牲氧化膜41具有緩和例如形成於siN層5(參照圖 U與Si層3之間，在形成SiN層5時給予Si層3之損宝^ 與為了形成源極/没極擴散層25植入離子時給予Si層3之 損害之任務。在將源極/汲極擴散層25作矽化物化時，犧 15 12826做 71pif.doc 牲氧化祺41必須去除。若有犧牲氧化膜4 化之故。犧牲氧化膜41去除之後 於圖10A、圖10B。 』叫、、日不 如圖10A、圖10B所繪示，在去除犧牲氧化膜41日士， ‘ 可以進行氧化膜之蝕刻。在該蝕刻與SiN s 5 守’ 即S TI的高度之濕處理等之钱刻時，沿著s i層3之端部（圖 中為3E-Y卜3E_Y2)進行蝕刻，在參考例於Si氧化物43、 % 在本例於SiGe氧化物9分別形成有凹45。在形成凹45之 狀悲’形成高熔點金屬例如鎢層47後之剖面圖係繪示於圖 11A、圖 iiB 〇 如圖11A、圖11B所繪示，鶊層47也形成於凹45内。 鶴層47在形成於凹45内之狀態若進行石夕化物化，則如圖 _ 12A、圖所繪示，石夕化物層49形成於凹45内。其結 果，矽化物層49延伸於比Si層3下方，矽化物層49接近 PN接合33。 如圖12A所繪示，在參考例，由於將si層3之端部 _ 3Ε_γ1、3E-Y2配置於SiGe基板1上，所以矽化物層49 與PN接合33間之距離51變成非常接近。依情況，矽化 物層49有時透過PN接合33到達SiGe基板1。矽化物層 49若到達SiGe基板1，則源極/汲;極擴散層25在基板 l(MOSFET)短路漏電流增加，低電壓動作變困難。最壞時 變成電路不佳的原因，使半導體積體電路裝置的製造良率 降低。 對於此，在本例之MOSFET，如圖12B所繪示，石夕化 16 I2826〇〇,doc =即使形成於凹45内時’由於在石夕化物層49與PN =甘之間形成著siGe氧化物9，戶斤以可以充分得到距 離二1。…结果，比較於參考例可以抑制漏電流的增加。此 73有利於低電壓動作。不用說，由於石夕化物層49與脱 ‘基板1之短路也可以藉SiGe氧化物9加以抑制，所以比較 於參考例，製造良率也可以提升。 、如此，、關於本例之MOSFET，例如在矽化物層49形 成於源極"及極擴散層25 W表面時，可以得到可以抑制漏 電流’有利於低電壓動作、及可以抑制石夕化物層49與服 基板1之短路、提升製造良率等之優點。 (第2實施形態） 第2貝施型態係關於溝渠寬的規定之例，關於具有種 . 種溝渠寬之半導體裝置。 ^ 、圖13係繪示溝渠的寬之第1例之剖面圖，圖14係繪 示溝渠的寬之第2例之剖面圖。 如圖13所緣示，溝渠7之第1例係如第丨實施型態之 • 說明，係可以藉SiGe氧化物9填補溝渠7之例。此時，溝 ^之寬“Wt，，，當將由溝渠7之側壁(原始極表面係依參照 符唬13圖示）成長之SiGe氧化物9之厚度作為Tsg時，則 宜設定為“Wt$(Tsgx2)，，。 對於此’如圖14所繪示，將溝渠7的寬“wt，，設定為“Wt >(Tsgx2)”時，溝渠7變成無法藉SiGe氧化物9填補，產 生凹處61。 在將各種電路高密度地積體於丨個晶粒之半導體積體 17 I2826〇q 即lpif.doc 電路裝置中，溝渠7的寬Wt也設定成種種。例如，依積 體電晶體等之半導體元件之密度(積體度）的大小與電晶體 的大小等，溝渠7的寬Wt可以設定成種種。因此，在實 際之半導體積體電路裝置中，溝渠7的寬Wt全部設定成 如圖13所繪示有其困難的時候。此時，如圖15所繪示， 使設定成“Wt^(Tsgx2)，，之溝渠7-1與設定成“Wt> (Tsgx2)’’之溝渠7-2混雜亦可。 • 在溝渠7-2雖產生凹處61，但針對凹處61，例如如圖 Μ所繪示，最好藉絕緣物63例如二氧化矽埋入。此時， 凹處61之外觀比“Dd/Wd”，例如設定為可以藉絕緣物63 埋入之值’則可以充分埋入凹處61。又，“Dd”為凹處61 之深度’ “Wd”為凹處61之寬。在Si層3相互間雖產生凹 — 處65，但在利用絕緣物63埋入凹處61時，即使針對凹處 • 65 ’亦可以藉絕緣物63 —齊埋入。 若依據弟2貫施型悲之半導體裝置，在具有寬較狹小 之溝渠7-1、寬較廣之溝渠7-2之半導體裝置中，溝渠 • 藉典型的方法埋入愈困難，即使外觀比的提升及開口徑的 小進展日守’亦可以藉絕緣物例如SiGe氧化物9埋入溝竿 而且，圖13及圖14所繪示之參照符號“Tsb”、“Tbg，，、 “Tbb”係分別表示由溝渠7的側壁後退之SiGe氧化物9之 厚度、由溝渠7的底面成長之SiGe氧化物9的厚度、由溝 渠7的底面後退之SiGe氧化物9的厚度。另外，參照符號 Tox9、Toxll係分別表示形成於溝渠側壁之氧化 18 12826說 pifdoc 物9的厚度、形成於&層3的難之§丨氧化物厚度。 (弟3實施形態） 第3貫施形態係在具有形變半導體構造之半導體裝置 中，關於使其雜更提狀半導體裝置。 具有形變半導體構造之半導體裝置，例如在形變半導 體N通迢型MISFET對於p型Si層3若使其產生拉力應 力、在形變半導體P通道型MISFET對於N型Si層3若 使其產生壓縮應力，則動作變成更高速。基本上，在p型 Si層3的情形，如圖17所繪示，在？型以層3的周圍形 成對P型Si層3給予拉力之拉力材料71，在N型Si層3 的h形，如圖18所繪示，在其周圍形成對N型Si層3給 予壓縮力之壓縮材料73。 在具有典型的STI構造之MISFET，例如適用圖Π所 繪示之構造的情形繪示於圖19。圖19所繪示之MISFET 為麥考例。 如圖19所繪示，在參考例之MISFET中，在溝渠7 的側壁上形成拉力材料71時，拉力材料71接近於PN接 合33。因此’如貫通pN接合之缺陷75變成容易發生。貫 通PN接合33之缺陷75若發生，則由源極/汲極擴散層25 朝塊(SiGe)之漏電流增加，不僅misfET的低電壓動作變 困難，最壞的情況可能會引發電路不良。此乃使製造良率 惡化。 對於此，關於第3實施形態之半導體裝置，例如在 MISFET，如圖20所繪示，在拉力材料71與PN接合33 19 I282600pifd〇c 之間，由於形成較厚之SiGe氧化物9，所以與圖19所繪 不之"MISFET相比較，如貫通pN接合％之缺陷較難產 生 〃 了以抑制由源極/沒極擴散層25朝塊(SiGe基板 • 1)之漏％流的增加，有利於MiSfet之低電壓動作。由於 • 也可以抑制缺陷75的產生，所以也可以抑制製造良率的惡 化。 、圖19及圖20係繪示si層3為P型，源極/汲極擴散 參 層為N型，對Si層3使用給予拉力之拉力材料71之例， 但即使Si層3為N型，源極/汲極擴散層為p型，對si層 3使用給予壓縮力之壓縮材料71的情形也同樣。 其次’说明第3實施形態之半·導體裝置的一製造方法 • 之例。 - 圖21及圖22係繪示本發明之第3實施形態之半導體 ‘ 裝置的製造方法之一例之剖面圖。 如圖21所繪示，在上述圖14說明之溝渠7之寬“Wt，， 形成設定成“Wt>(Tsgx2)’’之構造。溝渠7由於無法藉siGe 修 氧化物9填補，所以在鳍狀之主動區域15間產生凹處61。 其次，如圖22所緣示，將拉力材料71堆積於圖21 所繪示之構造上之後’例如使用CMP法平坦化拉力材料 71的表面，將拉力材料71埋入凹處61内。 關於第3實施形態之半導體裝置，係例如藉經由圖21 及圖22所繪示之製程，可以製造。 其次，說明第3實施形態之變形例。 (第1變形例） 20
12826說pif.doc 圖23係綠示本發明之第3實施形態之半導體裝置的第 1變形例之剖面圖。 如圖23所繪示，半導體積體電路通常為CMOS型。 亦即N通道型MISFET與P通道型MISFET混合成一個之 半導體積體電路。從而，在形成N通道型MISFET之P型 Si層3P的周圍，宜形成拉力材料71，在形成p通道型 MISFET之N型Si層3P的周圍，宜形成壓縮材料73。 而且，如圖23所繪示，ν型Si層3N(或P型Si層3P) 之中，在一部之N型Si層3N，的周圍，可以形成拉力材料 71及壓縮材料73的雙方。也就是，N型si層3N，同時接 文拉力及壓縮力。因此，形成於N型Si層3N,之p通道型 MISFET之特性，可以預期與形成於N型Si層3N之P通 迢型MiSFET之特性不同。在積體電路上擔心特性差時， 即使將形成N型Si層3N，之p通道型MISFET作成不連接 於積體電路亦可。 (第2變形例） 圖24係綠示本發明之第3實施形態之半導體裝置的第 2餐:形例之剖面圖。 用^二^使用拉力材料71或壓縮材料73時，即使僅使 用拉f材料71或壓縮材料73之任—方料。 彭造第又幵肩係可以藉圖21及圖22所緣示之製造方法 第艾心例係如圖25所繪示，例如藉拉力材料 12826敝 _ 71埋入凹處61之後，P型Si層3P係藉光罩75覆蓋，N 型Si層3N係使其露出。接著，將光罩乃使用於光罩， 去除拉力材料71，再度使凹處61露出。接著，利用壓縮 材料73藉埋入可以形成露出之凹處61。 (弟3變形例） 圖26係繪示本發明之第3實施形態之半導體裝置的第 3變形例之剖面圖。 | 第1、第2變形例雖繪示溝渠7之寬“wt，，為“Wt> (Tsgx2)之裝置，但第3實施形態，亦可以適用於如圖％ 所繪示之溝渠7之寬“Wt”為“Wt<(Tsgx2)，，之裝置。 (第4實施形態） 第4實施形態係關於主動區域15之寬的規定。 如圖27所繪示，若將由溝渠7的側壁後退之SiGe氧 化物9之厚度“Tsb”與主動區域15之寬“Wa”之關係作為 “Wa>(Tsbx2)”，則在形成SiGe氧化物9之後之主動區域 15，可以殘留寬“Wf，之SiGe層。 • 圖28係繪示本發明之第4實施形態之半導體裝置的一 例之剖面圖。 但是，如圖28所繪示，若將SiGe氧化物9之厚度“Tsb，， 與主動區域15之寬“Wa”之關係作為“Wa$(Tsbx2)，，，則主 動區域15中，SiGe基板1的部分被氧化，si層3變成形 成於SiGe氧化物9上之構造。該構造係與所謂s〇i(silicon (or Semiconductor)On Insulator)構造等價。 也就是，在上述實施形態中說明之製造方法，係藉將 22 12826敗 _
SiGe氧化物9之厚度“Tsb”與主動區域15之寬“Wa”之關係 作為“Wa$(Tsbx2)”可以簡單地形成s〇i構造。而且，Si 層3由於形成於SiGe基板上，所以藉形變半導體可以得到 也具有優點例如提升搬運機的移動度之s〇I構造，所謂形 變soi構造。典型的形變S0I構造眾知雖有對siGe基板 使用 SIMOX(Separation by Implanted Oxygen)技術之方
法、在絕緣基板上黏合SiGe基板之方法以及在S0I基板 使用氧化濃縮法之方法，但每種製程均困難複雜。 對於此，本例係將SiGe氧化物9之厚度“Tsb”與主動 區域15之i Wa之關係作為“Wag(Tsb><2)，，，形成溝渠 7。之後，僅以氧化就可以簡單得到形變s〇I構造。另外， 亦可以將Si層3之厚度控制於較薄。例如若將义層2之 厚度控制於MISFET之閘極長的1/4以下之厚度，也可以 得到短通道效應強之構造。 其次，說明第4實施形態之半導體裝置的第丨例之 面圖。 (第1例） 圖29係繪示第4實施形態之半導體裝置的第丄例之 面圖。 。 第1例係如圖29所繪示，將主動區域15之寬‘‘从 與SiGe氧化物9之厚度“Tsb，，之關係作為“Wa$(τ^χ2) 將溝渠7-1之寬“Wt，，與siGe氧化物9之 作為“WS(Tsgx2)，，之例。 如此’第1例’溝渠7_丨藉SiGe氧化物9填補， 23 1282600 17l71pif.doc
Si層3形成於SiGe氧化物9上’形成形變sqi構造之例。 (第2例） 圖30係繪示第4實施形態之半導體裝置的第2例之剖 面圖。 第2例係如圖30所繪示，將主動區域丨5之寬“Wa，， 與SiGe氧化物9之厚度“Tsb”之關係作為“wa$(Tsb><2)，， 之後’將溝渠7的寬設定成2種類以上之例。在本例，在 镰 溝渠7-1中’寬“Wt”與siGe氧化物9的厚度“TSg，，之關係 係ά又疋為Wt$(Tsgx2)’’，在溝渠7-2中，寬“wt”與SiGe 氣化物9的厚度“Tsg”之關係係設定為“wt>(Tsg><2)，，。 如此，第2例係在溝渠7-1具有藉SiGe氧化物9填補 ，部分與凹處61產生之部分之構造中，81層3形成於SiGe - 氧化物9上，形成形變SOI構造之例。如此構造亦佳。 . (第3例） 圖31係繪示第4實施形態之半導體裝置的第3例之剖 • 面圖。 • 第3例係如圖31所緣示，在1個§iGe基板1上具有 s I構ie。卩刀（SOI)與塊構造部分(塊)之例，具體的是在將 主動區域15之寬“Wa”與SiGe氧化物9之厚度“Tsb，，之關 =作為“Wa$(Tsbx2)，，之部分(主動區域m)形成SOI構 &，在作成“Wa>(Tsbx2)，，之部分（主動區域15-1)形成塊構 造。 &如第3例所繪示，若利用本實施形態之半導體裝置的 製造方法，在1個SiGe基板1上僅變更主動區域15的寬 24 !2826^ΐρ_ “Wa”，就可以簡單地形成SOI構造部分與塊構造部分。 其次，說明第3例之半導體裝置的適用例。 圖32係繪示第3例之半導體裝置的第1適用例之剖面 圖。 SOI構造的優點之一是軟誤差耐性佳。軟誤差係在半 導體記憶裝置中產生之現象之一。蓄積於記憶節點之資 料，例如藉α線與中性子等高能源粒子通過半導體基板產 生之電子與正孔作反轉之現象。特別是在DRAM(Dynamic 擊 Random Access Memory ;動態隨機存取記憶體）胞與 SRAM(Static Random Access Memory ;靜態隨機存取記憶 體)胞之軟获差已廣為人知。SOI構造由於Si層3僅位於 ， siGe氧化物9上，所以與塊構造相比半導體區域狹小，因 此’在實施形態所繪示之SOI構造，具有SiGe氧化物9， 另外，由於在SiGe氧化物9上僅具有非常薄之Si層3， 因咼能源粒子通過半導體層之軌跡變短，所以產生之電子_ 電洞對較少。例如，Si層3之具體的厚度之一例，係以siGe 層之Ge濃度決定之形變Si層之臨界膜厚值以下，具體的 數值之一例為2〇nm以下。藉此，S0I構造與塊構造相比 軟誤差对性較佳。 在此，如圖32所繪示，將記憶胞陣列形成於s〇i構 造的部分(SOI)，針對記憶胞陣列以外之區域例如作為塊構 造0 圖32所繪示之半導體裝置，由於係將記憶胞陣列形成 於SOI構造之部分，所以記憶胞玎以有良好之軟誤差耐性。 25 12826⑻ /Ipif.doc 圖 。圖33雜示第3例之铸财置的第之剖面 半導體積體電路樣為具有記憶胞陣列之 亦形成於S〇I構造_之部分弟=例^ 列
熔絲盒及暫存器。熔絲 (匕例:J 器係記憶由炫絲盒續屮夕1 件貝獻£域，暫存 例係記憶胞陣列之冗餘次牛貧訊之電路。元件資訊的— 據電源投入檢測信號，〇貝/“冗餘資訊係在電源投入時依 邊電路所設置之暫存、。、由溶絲盒讀出，記憶於鄰接於周 例如利用炫絲。暫存：5、=盒„記憶資訊之元件， 閂鎖器電路。閂鎖器：踗：己憶貧訊之元件’例如利用 為軟誤差耐性佳之記二、:=SRAM胞相同’習知係作 化的進步，閃鎖資訊^‘鎖器電路之微細 例如與DRAM同#之^=.，占之谷置變小，擔心會產生 在此’如圖33所給干，收私士 之部分。藉此，可暫存器形成於s〇1構造_) 列及暫存器以外』，暫存益之軟誤差耐性。記憶胞陣 而且，軟誤差^二=塊構造。 若改寫資料就可以簡 =^硬體損壞之現象，所以 誤差宜改寫資料。但θ 设。在記憶胞陣列中產生之軟 未考慮改寫資：=元：資訊之暫存器係如記憶 右發生’除非再投人•纟上迷暫存器、中，軟誤差 存器可以記憶元件:^=則無法修復。而且，由於在暫 件貝成，所以在元件資訊若產生軟誤差， 26 12826肌pifdoc =:=:=動作變成，。也就是， 積體電路動作的安定^了強化其軟Μ耐性是有利於 另外，暫存器的區域係如圖％ 盥 :憶:::1相比較狹小。在上述實施形態說明以
槿主動區域15的寬“Wa，，，就可以分開製作SOT 邻i:構化。例如，可以將如形成暫存器之狹小區域乃 部的作成SOI構造。 u織局 (弟4例） SOI 例ΐ在第4實施形態組合第3實施形態之例，在 k之1層3的周圍具有供給拉力至Si層3之拉力 只71 ’或供給壓縮力至Si層3之壓縮力材料。 圖34係緣示第4實施形態之半導體裝置的第4例之剖 li=ij 示，第4例具有凹處61’由該凹處61内 ^至層3在本例為P型si層3p的周圍，形成在本例 力材料71。主動區域⑹係藉SiGe氧化物9氧化，开;成 形變SOI構造。 化成 為了j寻到第4例之構造，宜將主動區域丨5_2之寬“Wa,， 與SiGe氧化物9之厚度“Tsb”的關係作為“Wa$(Tsbx2)，，， 3‘t7-2之寬“％，，與⑽氧化物9之厚度“Tsg，，的關係 作為“Wt>(Tsbx2)，，。 如此，第4實施形態可以與第3實施形態組合。 (第5例） 27 12826敝 ifdoc 第5例係與第4例同樣，在第4實施形態組合第3實 施形態之例。 圖35係繪示第4實施形態之半導體裝置的第5例之剖 面圖。 如圖35所繪示，第5例係藉siGe氧化物9填補溝渠 7-1之例。主動區域15-2形成SiGe氧化物9，形成SOI構 造。Si層3在本例為p型si層3P係形成於SiGe氧化物9 上。拉力材料71係形成於Si層3P間之SiGe氧化物9上。 為了得到第5例之構造，宜將主動區域15-2之寬“Wa，， 與SiGe氧化物9之厚度“Tsb，，的關係作為“Wa$(Tsbx2)，，， 將溝渠7_1之寬“Wt”與SiGe氧化物9之厚度“Tsg”的關係 作為‘‘Wt$(Tsbx2)’’。 (第6例） 第6例係與第4例及第5例同樣，在第4實施形態組 合弟3貫施形態之例。 圖36係繪示第4實施形態之半導體裝置的第6例之剖 面圖。 如圖36所繪示，第6例係在1個SiGe基板1上，設 置SOI構造之部分(801)與塊構造之部分(塊)之例。主動^ 域15-2係形成SiGe氧化物9，形成SOI構造。主動區域 15-1係由其側面的一部形成siGe氧化物9，形成塊構造。 在本例，溝渠7-1係藉SiGe氧化物9填補。si層3在本例 為P型Si層3P係形成於SiGe氧化物9上。拉力材料71 係形成於Si層3P間之SiGe氧化物9上。 28 I2826070pifd〇c 為了得到第6例之構造，設置將主動區域之寬“Wa，， 與SiGe氧化物9之厚度“Tsb”的關係作為“·$(Ταχ2)，， 之部分（主動區域15、2)，與作為“Wa>(Tsbx2)，，之部分(主 動區域15-1)，且將溝渠7]之寬“軌，，與氧化物9之 居度Tsg的關係作為‘‘WtS(Ts|3X2)，，。 在第4例、第5例及第6例中，繪示第4實施形態與 第3貫施形悲之組合例。但是，第4實施形態與第3實施 形態之組合並不限制於第4例、第5例及第6例，也可以 為此等以外之任何組合。 (第5實施形態） 圖37係繪示本發明之第5實施形態之半導體裝置的一 例之剖面圖。 如圖37所繪示，若使用第1實施形態中說明之鹽酸氧 化法氧化SiGe基板1，則siGe氧化物9成長成朝向主動 區域15-l(SiGe基板1)的内側滲透。例如主動區域15-1中， 在接近Si層3的部分，由於si層3的氧化速度較慢，所 以主動區域15-1的氧化速度也降低。其結果，主動區域 15-1的平面面積在與si層3接觸之部分擴大，隨著愈遠離 Si層3變成愈狹小。可以說主動區域15-1的形狀變成瓶頸 狀。該構造之優點是可以確保增大SiGe與Si之接觸面積。 在上述實施形態的構造，由於主動區域15-1被氧化，所以 SiGe與Si的接觸面積變小。因此，起因熱工程等之製程， 引起形變的緩和之可能性變高，例如搬運機移動度提升之 優點有可能稍微變弱。該點，若將主動區域15-1作成瓶頸 29 12826敝 _ 狀，確保較大SiGe與Si的接觸面積，則可以解除上述事 項0 另外，SiGe氧化物9係成長成朝向主動區域i5](siGe 基板1)的外侧膨脹。SiGe氧化物9例如由溝渠7-1的側面 及溝^ 7-1的底面分別成長成如箭頭符號81、83所繪示。 此時，在溝渠7-1的底部中，由溝渠74的側面成長之siGe 氧化物9與由溝渠7-1的底面成長之SiGe氧化物9互撞，
產生空洞85。也就是，形成具有空洞85之STI。具有空洞 ，STI的優-點—...... 化0 如此，若依據第5實施形態，藉將主動區域15丨作成 瓶頸狀，可以得到所巧可以增大SiGe與Si的 較難損及“形變半導蹲”>]優點之效果。 、 另外，若為具有空洞之STI，則由於STT ^ 、打的容量變小， 所以可以得到有利於半導體積體電路動作的高速化之嗖 果。 $ (第6實施形態） 4實施形態之 第6實施形態係在第5實施形態適用第 形變SOI構造之例。 圖38係繪示本發明之第6實施形態之半導體吃置的一 例之剖面圖。 ^ ' 如圖38所繪示’第5實施形態若適用第4實施形態之 形變SOI構造’則在Si層3的下面可以殘留^以層的。 30 12826^,^ 該構造之優點係與第5實施形態同樣，Si層3藉與SiGe 層89接觸，具有很難損及“形變半導體”之優點。 如第6實施形態所繪示，第5實施形態可以組合於第 4實施形態。不言而喻，第5實施形態不僅可以組合於第4 實施形態，亦可以組合於其他實施形態。 (第7實施形態） 第7實施形態為形變SOI構造之其他例。 圖39係繪示本發明之第7實施形態之半導體裝置的一 例之剖面圖。圖40係繪示第7實施形態之半導體裝置的一 製造製程之剖面圖。 如圖39及圖40所繪示，絕緣基板93係形成於基板 91上。SiGe層101係形成於絕緣基板91上。Si層103係 形成於SiGe層101上。SiGe層101及Si層103具有溝渠 107，分區主動區域115。氧化由溝渠1〇7露出之SiGe層 101及Si層1〇3的表面，分別形成SiGe氧化物109及Si 氧化物111。本例主動區域115的寬係與第1〜第3實施形 態同樣，將與主動區域115的寬“Wa”的關係作為“Wa> (Tsb><2)”。從而，在si層103的下面殘留siGe層1〇1。但 是，Si層1〇3及SiGe層101由於形成於絕緣基板93上， 所以第7實施形態為形變SOI構造。 第7實施形態之優點，例如與第6實施形態同樣，由 於在Si層1〇3的下面殘留SiGe層ιοί，所以不僅可以利 用SOI構造之優點以及第1、第3、第5實施形態所繪示 之優點的兩方，亦可以使易含缺陷之SiGe層較薄。 31 l2826ftQpifdoc 乜勹以使用如苐7實施形態之形變s〇I構造。 以上’雖藉幾個實施形態說明了本發明，^本發明並 =限定於各實卿態，實施時只要在不逸脫發明之要旨的 乾圍都可以作種種的變形。 另外，上述貫施形態雖可以分別單獨實施，但不用說 亦可以適度組合實施。 另外，在上述實施形態包括各種階段的發明，在各與 施形態中_示之多數構成要件之適度組合，亦可以^ 各種階段之發明。 』」乂柚出
其他優點和修改對熟悉此技藝者是可預知的。因此。 本發明在其更廣泛之範圍中不限於此處所描述之特定細r 和代表性之實施例。亦即只要不麟本發騎㉛之申往I 等效性所界定之一般性概念之精神或範圍：可 作種種的修改。 【圖式簡單說明】 圖1係繪示本發明之第1實施形態之半導體裝置 邊方法之一例之剖面圖。 π 圖2係綠示本發明之第1實施形態之半導體裝置的制 造方法之一例之剖面圖。 ^ 圖3係％示本發明之第丨實施形態之半導體裝 造方法之一例之剖面圖。 置勺衣 圖4係緣示本發明之第1實施形態之半導體裝置的製 造方法之一例之剖面圖。 圖5係利用第1實施形態之製造方法所製造之半導體 32 12826叽_ 裝置的一例之平面圖。 圖6係沿著圖5中之VI-VI線之剖面圖。 圖7係沿著圖5中之VII-VII線之剖面圖。 圖8係沿著圖5中之VIII-VIII線之剖面圖。 圖9A及圖9B係石夕化物層之形成例之剖面圖。 圖10A及圖10B係矽化物層之形成例之剖面圖。 圖11A及圖11B係矽化物層之形成例之剖面圖。 圖12A及圖12B係石夕化物層之形成例之剖面圖。 圖13係繪示溝渠的寬之第1例之剖面圖。 圖14係繪示溝渠的寬之第2例之剖面圖。 圖15係繪示本發明之第2實施形態之半導體裝置的 一例之剖面圖。 圖16係繪示本發明之第2實施形態之半導體裝置的 其他例之剖面圖。 圖17係繪示具有形變半導體構造之半導體裝置的一 例之平面圖。 圖18係繪示具有形變半導體構造之半導體裝置的其 他例之平面圖。 圖19係繪示參考例之半導體裝置之剖面圖。 圖20係繪示本發明之第3實施形態之半導體裝置的 一例之剖面圖。 圖21係繪示本發明之第3實施形態之半導體裝置的 製造方法之一例之剖面圖。 圖22係繪示本發明之第3實施形態之半導體裝置的 33 12826⑽pi_ 製造方法之一例之剖面圖。 圖23係繪示本發明之第3實施形態之半導體裝置的 第1變形例之剖面圖。 圖24係繪示本發明之第3實施形態之半導體裝置的 第2變形例之剖面圖。 圖25係繪示本發明之第3實施形態之半導體裝置的 製造方法之一例之剖面圖。 圖26係繪示本發明之第3實施形態之半導體裝置的 第3變形例之剖面圖。 圖27係繪示主動區域之寬之第1例之剖面圖。 圖28係繪示主動區域之寬之第2例之剖面圖。 圖29係繪示本發明之第4實施形態之半導體裝置的 第1例之剖面圖。 圖30係繪示本發明之第4實施形態之半導體裝置的 第2例之剖面圖。 圖31係繪示本發明之第4實施形態之半導體裝置的 第3例之剖面圖。 圖32係繪示第3例之半導體裝置的第1適用例之剖 面圖。 圖33係繪示第3例之半導體裝置的第2適用例之剖 面圖。 圖34係繪示本發明之第4實施形態之半導體裝置的 第4例之剖面圖。 圖35係繪示本發明之第4實施形態之半導體裝置的 34 I2826,QPpifdoc 第5例之剖面圖。 圖36係繪示本發明之第4實施形態之半導體裝置的 第6例之剖面圖。 圖37係繪示本發明之第5實施形態之半導體裝置的 一例之剖面圖。 圖38係繪示本發明之第6實施形態之半導體裝置的 一例之剖面圖。 圖39係繪示本發明之第7實施形態之半導體裝置的 •-例之剖面圖。 圖40係繪示本發明之第7實施形態之半導體裝置的 一製造製程之剖面圖。 、 圖41係繪示外觀比之圖。 . 圖42係繪示堵塞溝渠之狀態之圖。 【主要元件符號說明】 I :第1半導體層 • 3 :第2半導體層 λ 5 :光罩層 一 7 :溝渠 9 ·· SiGe氧化物 II : Si氧化物 13 :露出面 15 .主動區域 21 :閘氧化膜 23 :閘極電極 35 I282_pifdoc
25 ： 源極/汲極擴散層 27 ·· 層間絕緣膜 29 : 插塞 31 : 内部配線 33 ： PN接合 41 : 犧牲氧化膜 43 : Si氧化物 45 ： 凹 47 : 鎢層 49 : 石夕化物層 51 : 距離 61 : 凹處 ： 絕緣物 71 : 拉力材料 73 ： 壓縮材料 75 : 光罩 85 : 空洞 91 : 基板 93 : 絕緣基板 101 :SiGe 層 103 :Si層 107 :溝渠 109 :SiGe氧化物 111 :Si氧化物 36 I282_pifdoc 115 :主動區域

Claims (1)

  1. lpif.doc 1282600 十、申請專利範圍： 1·一種半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1丰 之第2半導體層； 、體層難 由前述第2半導體層的上面至前述第丨半導體屌 成使岫述第2半導體層及前述第丨半導體層露 1 % 及 〈溝；以 絕緣化由前述溝露出—之前述第丨半導體層及第、… 體層，以第1半導體層的絕緣化物填補前述溝。半導 2·—種半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第 之第2半導體層； * 4體層難 、由岫述第2半導體層的上面至前述第丨半導 少 成使前述第2丰導#展》乂、+、％ ί丄…“ 、〜一’形 、乐2牛寺體層及刖述弟1半導體層露出之溝 成挾持於前述溝之鳍片狀半導體構造；以及 / 师絕緣ί由前述溝露出之前述第1半導體肢第2半導 1豆^導半導體層的絕緣化物填補前述溝，以前述第 笛絕緣化物使前述鳍片狀半導《造内之前述 第1丰使心半導體層懸突於前述 弗1牛導體層的絕緣化物之上。 3·:種半導體裝置的製造方法，包括： 之第體層上形成絕緣化比前述第1半導體層難 〕ϋ第2半導體層的上面至前述第i半導體層，形 38 12826敝_ 成使前述第2半導體層及前述第1半導體層露出之溝，形 成挾持於前述溝之鳍片狀半導體構造；以及 絕緣化由前述溝露出之前述第1半導體層及前述第2 半導體層，以第1半導體層的絕緣化物填補前述溝，以前 述第1半導體層的絕緣化物填補前述鳍片狀半導體構造内 之前述第1半導體層，使前述第2半導體層孤立於前述第 1半導體層的絕緣化物之上。\ ‘ 、 ' 4. 一種半導體裝置的製造方法，包括： 在第1半導體層上形成絕緣化比前述第1半導體層難 之第2半導體層； 由前述第2半導體層的上面至前述第1半導體層，形 成使前述第2半導體層及前述第1半導體層露出之溝，形 成包含前述第2半導體層及前述第1半導體層並换持於前 述溝之第1鳍片狀半導體構造，及寬比前述第1鳍片狀半 導體構造廣之第2鳍片狀半導體構造；以及 絕緣化由前述溝露出之前述第1半導體層及第2半導 體層，以第1半導體層的絕緣化物填補前述溝，以前述第 1半導體層的絕緣化填補前述第1鳍片狀半導體構造内之 前述第1半導體層，使前述第2半導體層孤立於前述第1 半導體層的絕緣化物之上，以前述第1半導體層的絕緣化 物使前述第2鳍片狀半導體構造内之前述第1半導體層的 寬變窄，使前述第2半導體層懸突於前述第1半導體層的 絕緣化物之上。 5. 如申請專利範圍第1項所述之半導體裝置的製造方 I282600pifd〇c 法，其中前述絕緣化為氧化。 6. 如申請專利範圍第2項所述之半導體裝置的製造方 法，其中前述絕緣化為氧化。 7. 如申請專利範圍第3項所述之半導體裝置的製造方 法，其中前述絕緣化為氧化。 8. 如申請專利範圍第4項所述之半導體裝置的製造方 法，其中前述絕緣化為氧化。 9. 如申請專利範圍第5項所述之半導體裝置的製造方 法，其中前述氧化為鹽酸氧化。 10. 如申請專利範圍第6項所述之半導體裝置的製造 方法，其中前述氧化為鹽酸氧化。 11. 如申請專利範圍第7項所述之半導體裝置的製造 方法，其中前述氧化為鹽酸氧化。 12. 如申請專利範圍第8項所述之半導體裝置的製造 方法，其中前述氧化為鹽酸氧化。 13. 如申請專利範圍第1項所述之半導體裝置的製造 方法，其中前述第1半導體層的晶格常數係比前述第2半 導體層的晶格常數大。 14. 如申請專利範圍第2項所述之半導體裝置的製造 方法，其中前述第1半導體層的晶格常數係比前述第2半 導體層的晶格常數大。 15. 如申請專利範圍第3項所述之半導體裝置的製造 方法，其中前述第1半導體層的晶格常數係比前述第2半 導體層的晶格常數大。 pif.doc I2826Q〇lpi 方、/6=睛專利㈣第4項所述之半導體裝置的製造 前述第1半導體層的晶格常數伽前述第2半 冷體層的晶格常數大。 丁 方、、/申料利範圍第13項所述之半導體裝置的製造 層為s/。中别边第1半導體層為SixGey，前述第2半導體 18·:申請專利範圍第14項所述之半導體裝置的製造 層^ 述第1半導體層為贴〜，前述第2半導體 19·，申*專利範圍第15項所述之半導體裝置的製造 層為I、中別迷第1半導體層為贴〜，前述第2半導體 20·如申料·圍第16項職之半導體裝置的製造 層為Si其中前述第1半導體層為SixGey，前述第2半導體 41 I282600ifd〇c 七、指定代表圖： (一） 本案指定代表圖為：圖（21 )。 (二) 本代表圖之元件符號簡單說明： 1:第1半導體層 3 :第2半導體層 5 :光罩層 9 : SiGe氧化物 15 :主動區域 ’ 61 :凹處 八、本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無
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