TWI280662B - Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys - Google Patents

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Description

1280662 玫、發明說明： 【發明所屬之技術領域】 本發明係關於所謂「應變矽（s t r a i n e d s i 1 i C ο η )」或 月匕 工程電晶體(band engineered transistor)」技#f 之改良’包含以矽-鍺和矽—碳合金製造之異質接面場效電 晶體。 【先前技術】 在目前半導體元件的發展中，CMOS電晶體的傳統可延伸 性係快速地將要達到極限。此種情勢促使更多的焦點著重 在三種未來主要的新式電晶體一超薄本體絕緣矽電晶體 ( ultra-thin body si1icon-on-insu1 ator ( SO I ) transistor )、能帶工程電晶體（band-engineered transistor)、與雙閘極電晶體（double gate transistor)。 超薄SO I電晶體係由厚度約1 〇 〇 - 2 5 0埃（A )之超薄矽薄 膜所製成。 能帶工程電晶體是根據將新式或改良之材料利用於 CMOS元件之方法，使得電子在結構中移動較快，例如，使 用鍺並在結構中導入機械應力，以便以人工的方式控制與 改良電晶體效能。 雙閘極電晶體涉及數種可能的方法，包括「鰭式場效電 晶體（finFET)」與垂直式電晶體（vertical transistor) 設計，其中一閘極係設置於電晶體結構的頂部、而另一閘 極係設置於電晶體之底部。此種方法可將電晶體閘極長度 縮減成9奈米（n m )，即目前2 0 1 6設定2 2 - n m節點中的目 5 312/發明說明書(補件)/92_〇9/92! 18455 1280662 標。於9 n m，閘極結構的長度僅為3 0原子之級次。 考慮前述電晶體型式，可預期到超薄S 0 I電晶體與雙閘 極電晶體之研究頗為難難，因此意味著能帶工程電晶體為 近期内高效能CMOS電晶體發展的首選。 一種簡單型式之能帶工程電晶體係顯示於圖1之顯微照 片中。如顯微照片中之標示，多晶矽閘極（ρ ο 1 y g a t e )係 位於結構的中央，閘極下方具有一應變矽通道。相對於閘 極，源極與汲極元件係分別位於左側與右側，應變矽之形 成係成長於一做為SiGe「虛擬基材（virtual substrate)」 之無應力（strain-relaxed) SiusGe0.15 層上。 此種能帶工程電晶體結構一般係指異質接面場效電晶 體（HFET )，利用矽層中存在有應變，而可在操作中達到電 荷載子之移動性增強。此種電荷載子移動性增強對電子比 對電洞來得顯著。目前之報告中，對於S i。. 7 G e 〇. 3上之應變 矽而言，N Μ 0 S H F E T結構之移動性增強為8 0 %，而Ρ Μ 0 S H F E T 結構則為 6 0 % ( C u r r i e， Μ ·， e t a 1 ·， J V S Τ Β 1 9， 2 2 6 8 ( 2 0 0 1 ))。 在此種能帶工程 HFET元件中，應變矽層係成長於無應 力SiGe上，而無應力SiGe係成長於石夕晶圓上。無應力SiGe 通常係指一 SiGe無應力緩衝層（RBL，relaxed buffer 1 a y e r )，在此種結構配置中，其係使用做為矽層之「虛擬 基材」。RBL與應變通道層係可利用分子束磊晶（MBE )或 化學氣相沈積（CVD)進行成長。應變Si通道層’或稱為 量子井，典型厚度約為100-250埃。 6 312/發明說明書(補件)/92-09/92118455 1280662 圖2顯示S i G e無應力緩衝層結構之截面穿透式電子顯 微鏡（T E Μ )影像。影像中所見之成分漸變層係為高差排 (dislocation)密度區域，其上方係為由RBL之固定Ge 成分「覆蓋（c a p )」層所形成之低缺陷密度材料。影像中 所顯示的範圍中，可見一穿透差排 （threading dislocation)向上延伸至RBL之表面。 一般而言，RBL具有三項主要要求。其在覆蓋層中必須 具有充足的鍺含量，通常Ge之莫耳分率為0.15-0·3之範 圍。覆蓋層之微小厚度為 1微米（μ m )級次。第二，R B L 必須具有覆蓋材料中之最低可能缺陷密度。第三，RBL結 構必須具有一足夠平坦之薄膜，用於在應變矽成長之後的 光微影製程。 在應變矽結構的製造，將含G e層成長於矽上的過程中， 由於S i與G e之間的晶格常數具有4 %差異，因此會形成缺 陷。相關固有應變將會在足夠厚度之含鍺層產生參差差排 (misfit dislocation)。例如，對於 30% RBL(含 S i 〇. 7 G e 〇. 3 ) 而言，目前技術可達到一穿透參差差排密度低於每平方公 分1 X 1 0 5缺陷。 使用 S i G e來製造R B L的一項限制在於無應力緩衝層中 之高鍺含量的需求（如上所述，涉及G e之莫耳分率，典型 為0 . 1 5至0 . 3 0之範圍），以便在矽通道中達到足夠的應 變，並因而獲得能帶彎曲（band-bending)。由於鍺含量增 加時，RBL之穿透差排密度與表面粗糙度會增加，因此期 望可減少 RBL結構中的Ge含量，但又不會因RBL層中的 7 312/發明說明書(補件)/92-09/92〗18455 1280662 G e含量減少而減損效能。 【發明内容】 本發明係關於利用矽-鍺合金緩衝層與矽基通道層所製 造之半導體元件結構，以及其製造方法。 本發明之一種態樣係關於一應變矽半導體元件結構，包 含一無應力緩衝層（RBL)、及一 RBL上之應變石夕層，其中， 該R B L包含一石夕-鍺合金，而該應變石夕層包含一石夕-碳合金。 本發明之一種特定元件態樣係關於一異質接面場效電 晶體，包括含有矽-鍺合金之無應力緩衝層（RBL)，及一位 於RBL上方之通道層，該通道層含有包括基於該通道層中 矽與碳總量之約0 . 5至1 . 0原子％之矽-碳合金，其中，矽-鍺合金包括約1 0至3 0原子％之鍺，通道層之厚度為約1 0 至2 5奈米，於R B L之相鄰於通道層之表面所測量到之R B L 穿透差排密度係不超過1 0 5缺陷/ c m2。 本發明之另一種態樣係關於一半導體元件結構製造方 法，半導體元件結構包括一 SiGe無應力缓衝層（RBL )及 一位於 RBL上方之矽通道層，此種方法包含，以含有矽-碳合金之材料形成該矽通道層。 本發明之又一種態樣係關於一種在半導體元件結構之 製造中藉由減少一 S i G e無應力緩衝層中的鍺含量而降低 穿透缺陷密度之方法，無應力緩衝層上方形成有一應變矽 通道層，該方法包含，以含有矽-碳合金之材料形成該應變 矽通道層。 本發明之其他態樣、特徵與具體例由隨後之說明與隨附 8 312/發明說明書(補件)/92-09/92118455 1280662 之申請專利範圍當可更加明白。 【實施方式】 本發明提供一種鍺-基 R B L結構，其可有效地應 如一 HFET元件中，其中，可減少RBL材料中的鍺含 不會因S i G e層之G e含量減少而使效能降低。 本發明係基於發現 H F E T結構中的應變矽層可替; 應變Si-C合金，例如一包含有微量0.5-1. 0%碳之 使得可降低無應力緩衝層中的鍺含量，同時在應變立 子井）中達到至少相等之電子與電洞移動性。 使用較低鍺含量緩衝層可因而達到較低的穿透 度、改良之表面型態（morphology)、改良之緩衝層 濟性，以及在特定應用中可降低或甚至免除執行應 長之前的緩衝層平坦需求（例如，化學機械平坦4 之需求）。 根據本發明，在H F E T之應變矽層中使用矽-碳合 便可使用較低鍺含量之缓衝層與覆蓋層，可提供前 之優點，而不會損及矽通道之應變特徵或 H F Ε Τ元 能。 本發明提供一種應變矽半導體元件結構，包括一 緩衝層（R B L )、及一位於R B L上之應變矽層，其中 括$夕-鍺合金，而應變碎層包括ζ夕-碳合金。 在此種元件結構中，一種態樣中之矽-碳合金係 0 . 2至約1 . 5原子％之碳（基於合金中之矽與碳總i 佳地，矽-碳合金係包含約0 . 4至約1 . 2原子％之碳 312/發明說明書(補件)/92-09/9211845 5 用於例 量^而 換成一 合金， I道（量 差排密 成長經 變矽成 :(CMP) 金，以 文所述 件之效 無應力 RBL包 包含約 "。更 (基於 9 1280662 合金中之矽與碳總量），最佳地，矽-碳合金係包含約 0.5 至約1 · 0原子％之碳（基於矽與碳總量）。 較佳地，矽-碳合金中的碳量係可使得實質上全部之碳 原子均替代性地結合於合金中，成為矽晶格之成分。合金 中的碳量較佳係低於合金散射之碳濃度臨界值。 在本發明之各種較佳元件結構中，應變矽層之厚度較佳 為約5至5 0奈米，更佳為約8至約4 0奈米，及最佳為約 1 0至約2 0奈米。 本發明之較佳元件結構中之石夕-鍺合金較佳係具有一化 學式S i x G e ! - X，其中，X係為約0 · 6至約0 . 9 5，更佳為約 0 . 6 5至約0 . 9 0，及最佳為約0 . 7至約0 . 8 5。 本發明之元件結構，於R B L之相鄰於應變矽層之上表面 所測量到之R B L穿透差排密度，係不超過1 0 5缺陷/ c m2。 本發明之元件結構可實施於多種半導體元件及元件前 驅物（p r e c u r s 〇 r )結構中，例如，異質接面C Μ 0 S元件， 包括各種型式之電晶體元件，包括（但不限於）HFET、M0SFET 與Μ 0 D F E T。根據本發明之元件係可以習知技術而容易地製 造於多種基板上，較佳為係基板（S i、S i C等），但亦可包 含非矽基板（藍寶石、GaAs、GaN等）。 做為本發明之一舉例性具體例，一異質接面電晶體可依 據本發明而製成，包括以矽-鍺合金形成之無應力緩衝層 (RBL)，及一位於RBL上方之通道層，該通道層以包括基 於該通道層中之矽與碳總量約0 . 5至1 . 0原子％之矽-碳合 金所形成，其中，矽-鍺合金包括約1 0至3 0原子％之鍺， 10 312/發明說明書(補件)/92-09/92118455 1280662 通道層之厚度為約1 0至約2 0奈米，於R B L之相鄰 層之表面所測量到之RBL穿透差排密度係不超過1 / c m2 ° 本發明因此可製造一種半導體元件結構，包括-無應力緩衝層（R B L )與一位於R B L上方之矽通道層 石夕通道層係由夕-碳合金所形成，例如一種碎破合金 約0 . 2至1 . 5原子％之碳（基於合金中之矽與碳總Ί 佳地，包含約0 . 4至1 . 2原子％之碳（基於合金中之 總量），最佳地，包含約0 · 5至1 · 0原子％之碳（基 中之矽與碳總量）。 製造方法較佳之實行方式，使得矽-碳合金中的 上完全地呈碳原子形式並替代性地結合於矽-碳合d 非有縫隙地結合於合金晶格中。如先前所述，矽-碳 之碳量較佳低於合金散射之碳濃度臨界值。 矽通道層之厚度較佳為約5至5 0奈米，更佳為 4 0奈米，及最佳為約1 0至2 0奈米，而R B L較佳係 式為 SixGei-x之矽_鍺合金構成，其中，X係為約 0.95，更佳為約0 . 6 5至0 . 9 0，及最佳為約0 · 7至 在此種製造方法中，R B L之較佳成長條件係可使 於相鄰於矽通道層之上表面所測量到之穿透差排密 過1 0 5缺陷/ c m2。 矽-碳合金之矽通道層的較佳形成方法，係藉由 相沈積法（CVD )或藉由分子束磊晶法（MBE )。當使 技術來形成矽通道層時，CVD成長較佳係於不超過 312/發明說明書(補件)/92-09/92118455
於通道 05缺陷 -SiGe ，其中， •，包含 "，更 矽與碳 於合金 碳實質 ^中，而 合金中 約 8至 由化學 0. 6至 0.85° 產生之 度不超 化學氣 •用 CVD 5 5 0 °C 11 1280662 之溫度下實施，成長速率係在每分鐘約1至約2奈米之範 圍，以將矽通道層長成約1 0至約2 0奈米之厚度。 因此，本發明之方法提供一種在半導體元件結構之製造 中藉由減少一 SiGe無應力缓衝層中的鍺含量而降低穿透 缺陷密度之技術，無應力缓衝層上方形成有一應變矽通道 層。藉由以石夕_碳合金形成應變石夕通道層，可使得 R B L之 SiGe成分中的Ge含量有效地減少，而產生前文所述之優 點。 本發明之半導體元件結構可以各種特定形式製造。例 如，磊晶層結構可為如圖 1或圖 3之形式，但其中本質 (i n t r i n s i c ) S i層可被替換為本質S i - C，例如，碳濃度 為1原子％之級次，其中，SiGe緩衝層與覆蓋層之鍺含量 減少，例如，對於 1 %碳合金，鍺含量約 8 %，或者，對於 0 . 5 %碳合金，鍺含量約4 %，此種應變S i層/ S i G e緩衝層組 合物在其對應元件結構中可達到大約相等之能帶偏移。 如前文所述，圖1係為一應變矽H F E T結構，其中應變 矽通道係成長於一無應力SiGe層上，其中無應力SiGe層 係做為一虛擬基材。圖3係為一簡單S i G e H F E T元件（11-或p-MOSFET )之層結構與能帶能量圖，其特徵為應變矽通 道（源極與汲極區域未顯示），其中，根據本發明之一具體 例，本質S i層係替換成本質S i - C合金材料，其碳含量為 約0 . 5至1原子％，並且，相對於通道層中含有矽之對應元 件結構（非如本發明之矽碳合金），S i G e緩衝層與覆蓋層 中的鍺含量係有效地減少，例如為約4至1 0 %之範圍。 12 312/發明說明書(補件)/92-09/92118455 1280662 本發明之S i - C合金/減少G e含量緩衝/覆蓋配置亦可實 施於其他HCM0S元件中。異質接面CMOS元件可以習知技術 容易地製成，利用圖1及4所示之基本結構或其他更複雜 之結構。圖1已說明。圖4係為一 SiGe -基p-MOSFET元件 之層結構與能帶能量圖。 圖5係為一 SiGe -基η -通道SiGe/Si HFET元件之層結 構與能帶能量圖。圖6係為一對應SiGe -基p_通道SiGe/Si HFET元件之層結構與能帶能量圖。 圖5及6顯示磊晶層結構可使用Si與SiGe而成長為高 移動性η -與P -通道。p -通道結構之鍺含量較緩衝層為高。 圖 5及 6所顯示之型式結構可依據本發明而製成，使用 S i - C合金以便可減少緩衝層中的鍺。其他可依據本發明而 製成之元件結構，包括如圖7所示之SiGe-基異質接面CMOS 元件、及圖8所示之M0DFET元件。 因此，本發明提出一種達到相等元件效能之手段，減少 差排密度與減少RBL表面粗糙度。 在實施 Si-C合金之成長時，以合適的方式將破導入成 長石夕薄膜以構成S i - C合金，例如，利用碳前驅物，如曱烧、 甲基矽烷或其他碳化氫類材料、或其他用於半導體材料之 碳摻雜技術之材料，使用之量則係可適合形成期望碳含量 之S i -C合金。 缓衝層與覆蓋層可以其他習知方式形成本發明之較低 鍺含量，例如，1 9 9 3年6月2 2日頒發給D · B r a s e η等人 並讓渡給 AT&T Bell Laboratories 之美國專利第 13 312/發明說明書(補件)/92-09/92 Π 8455 1280662 5 , 2 2 1 , 4 1 3號、以及2 0 0 0年8月2 2頒發給Ε 並讓渡給 Massachusetts Institute of Ί 國專利第6，1 Ο 7，Ο 5 3號所揭示之成長或沈 的製程條件，併述於此以供參考。 石夕-破合金層及減少Ge含量缓衝層可糟 沈積法或分子束磊晶法而形成。 矽-碳合金成長製程之實施較佳係可減： 則會降低S i - C合金層中的有效電子移動id S i - C合金成長製程較佳可減少碳在合金： 之縫隙式結合，並可增大碳之替代性結合 子存在於合金薄膜晶格結構中的替代性位 質上完全（〜1 0 0 % )替代性碳結合，在較佳實 合金中的碳量不超過約1 . 5原子％。 在本發明之較佳實施方式中，為達成上 Si-C合金薄膜，可期望採用CVD成長溫度 之級次，而成長速率為約1至約1 0 n m /分 成長温度與成長速率遠低於大部分S i磊晶 之溫度於成長速率，但此並非為本發明實 因為S i - C合金薄膜相對較薄，典型為約1 厚度範圍。 其他成長技術可對應調整溫度條件與成 利於矽合金晶格結構中之實質全部替代性 分子束磊晶法可實施於5 5 0。C以下之温度。 合金層所採用之特定成長技術與製程條件 312/發明說明書(補件)/92-09/92】18455 !. A . Fitzgerald 'echno 1 ogy 之美 積製程及所使用 由例如化學氣相 少合金散射，否 L。更具體言之， 薄膜晶格結構中 ，亦即，使碳原 置。為了達到實 施方式中，S i - C 述替代性型式之 為約 550-600°C 鐘之速率。此種 C V D製程所採用 施之重要限制， 0至約2 0 n m之 長速率，使其有 碳結合。例如， 因此，形成S i - C 可利用習知技術 14 1280662 而容易地決定，無須經過過度的實驗，即可產生期望 之Si _C合金材料與結構。 本發明之特徵與優點可由隨後之非限制性實施例 完整呈現。 (實施例） 在一舉例性具體例中，一無應力缓衝層具有一組 S i X G e 1 - X，其以化學氣相沈積法，並利用二氣矽烷做為 驅物、及鍺烷做為鍺前驅物，而成長於一矽晶圓基板 至C V D室之流率為氫氣每分鐘2 0標準公升、二氯矽烷 鐘2 0 0標準毫升、以及氫氣中之鍺烷流率1 0 %變化於 循環期間（每分鐘0至3 0 0標準毫升）。成長條件包括 為800°C且壓力為20托耳。晶圓之近表面區域的缺陷 係藉由成分漸變方式而減少，其可結合熱退火循環。 降低至約5 8 0 °C，一 S i。. 99C。. οι層係成長於下列反應氣 率：矽烷100標準毫升、氫氣10標準公升、及甲基 8 5標準毫升。此層之成長速率約為 3 0 A /分鐘。若以 烷取代矽烷則可達到較快之成長速率。 雖然本發明已參照各種舉例性具體例及特徵敘 上，惟上述之具體例與特徵並非意圖限制本發明，熟 項技術者當可對其具體例做各種變化與修改。因此本 應被寬廣地解釋，並與隨附之申請專利範圍一致。 【圖式簡單說明】 圖1係為應變矽HFET之顯微照片，其中應變矽通 成長於一無應力Sio.85GeO.15層上，其中無應力Si〇.85( 312/發明說明書(補件)/92-09/92118455 特徵 而更 合物 矽前 上， 每分 成長 溫度 密度 溫度 體流 矽烷 二石夕 述如 習此 發明 道係 r 6 〇 . 15 15 1280662 層係做為一虛擬基材。 圖2顯示S i G e無應力缓衝層結構之截面穿透 微鏡（T E Μ )影像。 圖3係為SiGe-基HFET元件之層結構與能帶能 特徵為應變矽通道中有二維氣態電子（源極與汲 顯示）。 圖 4係為 SiGe -基p-MOSFET元件之層結構與 圖。 圖5係為SiGe -基η -通道SiGe/Si HFET元件 與能帶能量圖。 圖6係為SiGe_基p-通道SiGe/Si HFET元件 與能帶能量圖。 圖7係為SiGe-基異質接面CMOS元件之示意圖 圖 8係為 M0DFET元件之示意圖，其特徵為應 中含碳。 312/發明說明書(補件)/92-09/92118455 式電子顯 量圖，其 極區域未 能帶能量 之層結構 之層結構 〇 變矽通道 16

Claims (1)

  1. 2006 31 OCT 替換本 拾、申請專利範圍： 1 . 一種應變矽半導體元件結構，包含一無應力緩衝層 (RBL)、及一位於該RBL上方之應變矽層，其中，該RBL 包含一石夕-錯合金，及該應變梦層包含一秒-碳合金。 2. 如申請專利範圍第 1項之元件結構，其中，該矽-碳 合金含有基於該合金中之矽與破總量約〇 · 2至約1 . 5原子°/〇 之碳。 3. 如申請專利範圍第1項之元件結構，其中，該矽-碳 合金含有基於該合金中之矽與碳總量約〇 . 4至1. 2原子％ 之碳。 4. 如申請專利範圍第 1項之元件結構，其中，該矽-碳 合金含有基於該合金中之矽與碳總量約0 . 5至1 . 0原子％ 之碳。 5. 如申請專利範圍第 1項之元件結構，其中，該矽-碳 合金中的碳量係使得實質上全部之碳原子均為替代性地結 合於該矽-碳合金中。 6. 如申請專利範圍第 1項之元件結構，其中，該矽-碳 合金中的碳量係低於合金散射之碳濃度臨界值。 7. 如申請專利範圍第1項之元件結構，其中，應變矽層 之厚度係為約5至5 0奈米。 8. 如申請專利範圍第1項之元件結構，其中，應變矽層 之厚度係為約8至4 0奈米。 9. 如申請專利範圍第1項之元件結構，其中，應變矽層 之厚度係為約1 0至2 0奈米。 17 326\總檔\92\92118455\92118455(替換)-1 1280662 1 0.如申請專利範圍第1項之元件結構，其中，該矽-鍺 合金之化學式為SixGeh，其中X係為約0· 6至約0· 95。 1 1 .如申請專利範圍第1項之元件結構，其中，該矽-鍺 合金之化學式為SixGen，其中X係為約0.65至約0.90。 1 2 .如申請專利範圍第1項之元件結構，其中，該矽-鍺 合金之化學式為S i X G e i - X，其中X係為約0 . 7至約0 . 8 5。 1 3.如申請專利範圍第 1項之元件結構，其中，於相鄰 應變矽層之RBL上表面所測量到之RBL穿透差排密度係不 超過105缺陷/ cm2。 1 4.如申請專利範圍第 1項之元件結構，其係包含於一 半導體元件中。 1 5 .如申請專利範圍第1 4項之元件結構，其中，該半導 體元件包含一異質接面CMOS元件。 1 6 .如申請專利範圍第1 4項之元件結構，其中，該半導 體元件包含一電晶體元件。 1 7 .如申請專利範圍第1 6項之元件結構，其中，該電晶 體元件包含一 HFET。 1 8.如申請專利範圍第1 6項之元件結構，其中，該電晶 體元件包含一 M0SFET。 1 9 .如申請專利範圍第1 6項之元件結構，其中，該電晶 體元件包含一 M0DFET。 2 0 .如申請專利範圍第1項之元件結構，其位於一矽晶 圓基板上。 2 1 . —種異質接面場效電晶體，包括一包含矽-鍺合金之 18 326\總檔\92\92118455\92118455(替換)-1 1280662 無應力緩衝層（RBL )，及一包含矽-碳合金之位於RBL上之 通道層，矽-碳合金包括基於該通道層中之矽與碳總量約 0 . 5至1 . 0原子％，其中，矽-鍺合金包括約1 0至約3 0原 子％之鍺，通道層之厚度係為約1 0至約2 0奈米，且於相鄰 通道層之RBL之一表面所測量到之穿透差排密度係不超過 1 0 5 缺陷 / c m2。 2 2 . —種半導體元件結構之製造方法，該元件結構包括 一 SiGe無應力緩衝層（RBL)及一位於RBL上之矽通道層， 該方法包含，以一包含矽-碳合金之材料形成該矽通道層。 2 3.如申請專利範圍第 2 2項之製造方法，其中，該矽-碳合金含有基於該合金中之石夕與碳總量約0 . 2至1 . 5原子％ 之碳。 2 4.如申請專利範圍第 2 2項之製造方法，其中，該矽-碳合金含有基於該合金中之矽與碳總量約0 . 4至1 . 2原子°/〇 之碳。 2 5.如申請專利範圍第 2 2項之製造方法，其中，該矽-碳合金含有基於該合金中之矽與碳總量約0 . 5至1 . 0原子％ 之碳。 2 6 .如申請專利範圍第 2 2項之製造方法，其中，該矽_ 碳合金中的碳量係使得實質上全部之碳原子均為替代性地 結合於該矽-碳合金中。 2 7.如申請專利範圍第 2 2項之製造方法，其中，該矽-碳合金中的碳量係低於合金散射之碳濃度臨界值。 2 8.如申請專利範圍第2 2項之製造方法，其中，矽通道 19 326\|悤檔\92\92118455\92118455(替換)-1 1280662 層之厚度係為約5至5 0奈米。 2 9 .如申請專利範圍第2 2項之製造方法，其中 層之厚度係為約8至4 0奈米。 3 0 .如申請專利範圍第2 2項之製造方法，其中 層之厚度係為約1 0至2 0奈米。 3 1 .如申請專利範圍第2 2項之製造方法，其中 包含一石夕-錯合金，其化學式為SixGei-x，其中X係 至 0· 95。 3 2.如申請專利範圍第2 2項之製造方法，其中 包含一秒-錯合金，其化學式為SixGei-x’其中X係 至 0· 90。 3 3.如申請專利範圍第2 2項之製造方法，其中 包含一石夕-鍺合金，其化學式為SixGei-x，其中X係 至 0· 85。 3 4.如申請專利範圍第2 2項之製造方法，其中 在產生於相鄰矽通道層之RBL上表面測量到之穿 度不超過1 0 5缺陷/ c m2之條件下成長。 3 5 .如申請專利範圍第2 2項之製造方法，其中 體元件結構包含一異質接面CMOS元件。 3 6 .如申請專利範圍第2 2項之製造方法，其中 體元件結構包含一電晶體元件。 3 7.如申請專利範圍第2 2項之製造方法，其中 體元件結構包含一 HFET。 3 8.如申請專利範圍第2 2項之製造方法，其中 326\總檔\92\92118455\92118455(替換)-1 ，矽通道 ，矽通道 ，該 RBL 為約0 . 6 ，該 RBL 為約0 · 6 5 ，該 RBL 為約0 . 7 ，RBL 係 透差排密 ，該半導 ，該半導 ，該半導 ，該半導 20 1280662 體元件結構包含一 M0SFET。 3 9 .如申請專利範圍第2 2項之製造方法，其中， 體元件結構包含一 Μ 0 D F E T。 4 0 .如申請專利範圍第2 2項之製造方法，其中， 包含矽-碳合金之材料形成該矽通道層之步驟，包含 相沈積（CVD )。 41 .如申請專利範圍第4 0項之製造方法，其中， 之實施係於不超過 5 5 0 ° C之溫度下將該矽-碳合金 該RBL上。 4 2 .如申請專利範圍第 4 1項之製造方法，其中 碳合金係以每分鐘約1至2奈米範圍之成長速率而 RBL 上。 4 3 .如申請專利範圍第4 1項之製造方法，其中， 道層係成長為約1 0至2 0奈米範圍之厚度。 44. 一種藉由減少SiGe無應力缓衝層中的鍺含量 穿透缺陷密度之方法，其中在半導體元件結構之製 應變矽通道層係形成於該S i G e無應力缓衝層上，該 含以一包含矽-碳合金之材料形成該應變矽通道層 326\總檔\92\92118455\92118455(替換)-1 該半導 該以一 化學氣 該CVD 成長於 該矽- 成長於 該石夕通 而降低 造中一 方法包 21
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