CN100511720C - 采用硅-锗和硅-碳合金的异质结场效应晶体管 - Google Patents
采用硅-锗和硅-碳合金的异质结场效应晶体管 Download PDFInfo
- Publication number
- CN100511720C CN100511720C CN03821362.1A CN03821362A CN100511720C CN 100511720 C CN100511720 C CN 100511720C CN 03821362 A CN03821362 A CN 03821362A CN 100511720 C CN100511720 C CN 100511720C
- Authority
- CN
- China
- Prior art keywords
- silicon
- alloy
- carbon
- silico
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 65
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims abstract description 28
- 230000005669 field effect Effects 0.000 title abstract description 4
- 229910021483 silicon-carbon alloy Inorganic materials 0.000 title abstract description 3
- 239000000956 alloy Substances 0.000 claims abstract description 105
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 102
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 89
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 87
- 239000010703 silicon Substances 0.000 claims abstract description 87
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 22
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 10
- 125000004432 carbon atom Chemical group C* 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 5
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 abstract 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 17
- 229910018540 Si C Inorganic materials 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 238000002360 preparation method Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 238000001451 molecular beam epitaxy Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910000078 germane Inorganic materials 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910001339 C alloy Inorganic materials 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 150000001721 carbon Chemical group 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
利用硅-锗缓冲层和硅-碳沟道层结构制造的诸如异质结场效应晶体管的半导体器件。本发明提供了一种通过降低其上形成有应变硅沟道层的SiGe驰豫缓冲层之中的锗组分从而减少穿透缺陷密度的方法，该方法通过形成硅-碳合金的应变硅沟道层来实现，该碳-硅合金包含例如替代式地结合入合金的Si晶格中的、小于约1.5原子百分比的碳。
Description
发明背景
发明领域
本发明涉及在所谓“应变硅(strained silicon)”或“能带设计晶体管(band engineered transistor)”技术中的改进，并涵盖了采用硅-锗和硅-碳合金制备的异质结(heterojunction)场效应晶体管。
相关技术的描述
在当今半导体器件的发展中，CMOS(互补金属氧化物半导体)晶体管的传统可测量性的极限正被迅速接近。这一环境推动人们越来越多的关注于今后的三大类新型晶体管，即超薄体硅绝缘体(SOI)晶体管、能带设计晶体管和双栅晶体管。
超薄SOI晶体管制造于厚度约为100-250埃的极薄的硅膜中。
能带设计晶体管基于这样的方案，其在CMOS器件中使用新的或改进的材料从而使电子可在结构中快速迁移，例如通过使用锗和对结构中机械应力的感应来人工控制并改进晶体管性能。
双栅晶体管涉及几种可能的方案，包括“鳍式FET(场效应晶体管)”以及垂直晶体管设计，其中一个栅设置于晶体管结构的顶部，另一个栅设置于晶体管的底部部分。这种方案使得晶体管的栅长可能降至9纳米(nm)的尺度，这是当前设定用于2016的22nm节点中的目标。在9nm处，栅结构将仅为约30个原子长。
考虑前述的晶体管类型，与超薄SOI晶体管和双栅晶体管有关的可预见到的困难使得近期内在高性能CMOS晶体管的发展中占主要候选位置的为能带设计晶体管。
图1中的显微照片示出了能带设计晶体管的一个简单形式。如在显微照片中标注的那样，多栅被设置于结构的中心，栅下面为应变硅沟道。源和漏单元分别位于栅的左右，通过在应变驰豫(strain-relaxed)Si0.85Ge0.15层上生长形成应变硅以作为SiGe“虚拟衬底”。
这种能带设计晶体管结构更通常的被称为异质结场效应晶体管(HFET)，并通过硅层中存在的应力来实现载荷子迁移率的增加。这种载荷子迁移率的增加对于电子比对于空穴更加显著。已报道生长于Si0.7Ge0.3上的应变硅在NMOS HFET(N沟道金属氧化物半导体异质结场效应晶体管)结构中的迁移率增加为80％，在PMOS HFET(P沟道金属氧化物半导体异质结场效应晶体管)结构中的迁移率增加为60％(Currie，M.，等人2001年发表于JVST B19，2268)。
在这种能带设计HFET器件中，应变硅层生长于应变驰豫SiGe上，而应变驰豫SiGe生长于硅晶片上。通常被称为SiGe驰豫缓冲层(RBL)的应变驰豫SiGe在这种结构设置中被用作硅层的“虚拟衬底”。RBL和应变沟道层通过分子束外延(MBE)或化学气相淀积(CVD)生长。应变Si沟道层(也称为量子阱)的厚度典型约为100-250埃。
图2示出了SiGe驰豫缓冲层结构的剖面隧道电子显微镜(TEM)图像。图中可见的组分渐变层为高位错密度区，其上带有由RBL的恒定锗组分“覆盖”层形成的低缺陷密度材料。在图中示出的视场中，可以看见一个穿透位错向上延伸至RBL的表面。
通常，RBL有三个主要的要求。它们必须具有足够的锗组分，在覆盖(capping)层中Ge的摩尔分数通常在0.15-0.3的范围内。覆盖层的标称厚度为1微米(μm)左右。第二，RBL必须在覆盖材料中具有尽可能最低的缺陷密度。第三，RBL结构必须具有足够平整的膜以在应变硅生长之后进行光刻处理。
在应变硅生长结构的制备过程中，在硅上生长含Ge层时，由于Si和Ge的晶格常数之间存在4％的差异，因此会形成缺陷。相应的固有应变将在具有足够厚度的含Ge层中产生失配位错。在现有技术的当前状态下，对于例证性的30％的RBL(含有Si0.7Ge0.3)而言，可实现每平方厘米(cm2)低于1×105个缺陷的穿透失配位错密度水平。
使用SiGe制备RBL的一个局限性在于，为了实现足够的应力以及由此在硅沟道中产生的能带弯曲，在驰豫缓冲层中需要有高的锗组分(如以上提到的，它涉及到Ge的摩尔分数，其典型在0.15到0.30范围内)。由于RBL的穿透位错密度(threading dislocation density)和表面不平整度随着锗组分的增加而增加，因此希望将RBL结构中的Ge组分减到最少，但又不希望产生随着RBL层中Ge组分的减少伴随而来的其它性能方面的损失。
发明内容
本发明涉及使用硅-锗合金缓冲层和硅基沟道层制备的半导体器件装置，并涉及其制造方法。
本发明的一个方面涉及一种应变硅半导体器件装置，该装置包括驰豫缓冲层(RBL)以及位于所述RBL上的应变硅层，其中所述RBL包含硅-锗合金，并且所述应变硅层包含硅-碳合金。
从特定器件方面而言，本发明涉及一种异质结场效应晶体管，包括含有硅-锗合金的驰豫缓冲层(RBL)以及位于所述RBL上的含有硅-碳合金的沟道层，所述硅-碳合金以所述沟道层中的硅和碳的总量为基准而包含约0.5至约1.0的原子百分比的碳，其中，所述硅-锗合金包含约10至约30的原子百分比的锗，所述沟道层的厚度为约10纳米至约20纳米，所述RBL具有从其与所述沟道层相邻的表面处测得的不超过105缺陷/cm2的穿透位错密度。
本发明的另一个方面涉及一种制备半导体器件装置的方法，所述半导体器件装置包括SiGe驰豫缓冲层(RBL)以及位于所述RBL上的硅沟道层，该方法包括利用含有硅-碳合金的材料来形成所述硅沟道层。
本发明的又一个方面涉及一种方法，该方法通过降低其上在半导体器件装置制备过程中形成有应变硅沟道层的SiGe驰豫缓冲层之中的锗组分从而减少穿透缺陷密度。所述方法包括利用含有硅-碳合金的材料来形成所述硅沟道层。
通过随后的公开内容和所附权利要求，本发明的其它方面、特征以及实施方案将更为清楚。
附图的简要说明
图1是应变硅HFET结构的显微照片，其中应变硅沟道生长于应变驰豫Si0.85Ge0.15层上，其中应变驰豫Si0.85Ge0.15层用作虚拟衬底；
图2示出了SiGe驰豫缓冲层结构的剖面隧道电子显微镜(TEM)图像；
图3是SiGe基HFET器件的层结构和能带能量的图表，该SiGe基HFET器件的特征在于应变硅沟道(源区和漏区未示出)中的二维电子气；
图4是SiGe基p型MOSFET器件的层结构和能带能量的图表；
图5是SiGe基n沟道SiGe/Si HFET器件的层结构和能带能量的图表；
图6是SiGe基p沟道SiGe/Si HFET器件的层结构和能带能量的图表；
图7是SiGe基异质结CMOS器件的示意图；
图8是一种MODFET器件的示意图，该MODFET器件的特征在于结合入应变硅层中的碳。
本发明的详细描述及其优选实施方案
本发明提供了一种经常应用于例如HFET器件中的锗基RBL结构，它实现了在RBL材料中具有较低的锗组分而不会使性能降低，否则这种性能的降低会在当SiGe层的Ge成分减少时被观察到。
本发明基于这样一个发现，即，HFET结构中的应变硅层可由应变Si-C合金(例如微少地含有0.5-1.0％的碳的合金)替代，以实现在驰豫缓冲层中使用较低的锗组分，同时可在应变沟道(量子阱)中实现至少等同的电子和空穴迁移率。
使用锗组分较低的缓冲层可实现低的穿透位错密度、改善的表面形态、提高缓冲层生长的经济性、并且具有在特定应用中减少或甚至消除在生长应变硅之前对缓冲层进行平整化(smoothing)的需要(例如化学机械平整化(CMP))的潜力。在后一方面中，通过减少或者消除对平整化的需要(因为平整化需要至少两个外延生长周期)，就可充分地改善器件制造的经济性。
根据本发明，在HFET器件的应变硅层中使用硅-碳合金来实现使用较低锗组分缓冲层和覆盖层提供了上文中讨论过的优点，同时还不会损害硅沟道的应变特性或HFET器件的性能。
本发明提供了一种应变硅半导体器件装置，其包括驰豫缓冲层(RBL)以及位于RBL上的应变硅层，其中RBL包含硅-锗合金，应变硅层包含硅-碳合金。
在这种器件装置中，在一个优选方案中，硅-碳合金以硅-碳合金中硅和碳的总量为基准而含有约0.2至约1.5的原子百分比(atomic％)的碳。更优选地，硅-碳合金以硅-碳合金中硅和碳的总量为基准而含有约0.4至约1.2的原子百分比(atomic％)的碳。最优选地，硅-碳合金以硅-碳合金中硅和碳的总量为基准而含有约0.5至约1.0的原子百分比(atomic％)的碳。
优选地，硅-碳合金中碳的量使得基本上所有的碳原子都被替代式地结合入合金以作为硅晶格中的组分。合金中碳的含量优选地低于合金散射(alloy scattering)的碳浓度阈值。
在本发明各种优选的器件装置中，应变硅层的厚度优选为约5纳米至约50纳米，更优选地为约8纳米至约40纳米，最优选地为约10纳米至约20纳米。
本发明优选器件装置中的锗-硅合金优选地具有SiXGe1-X的形式，其中x为约0.6至约0.95，更优选地为约0.65至约0.90，最优选地为约0.7至约0.85。
本发明的器件装置包括这样的结构，其中RBL具有从其与应变硅层相邻的上表面处测得的不超过105缺陷/cm2的穿透位错密度。
本发明的器件装置可在多种半导体器件和器件的母体结构(例如异质结CMOS器件)中使用，包括各种类型的晶体管器件，包括但不限于HFET、MOSFET以及MODFET。根据本发明的器件易于利用本领域技术在多种衬底上制备，衬底优选为硅衬底(Si、SiC等)，但也可包括非硅衬底(兰宝石、GaAs、GaN等)。
作为本发明的一个示例性实施方案，可根据本发明制备异质结场效应晶体管，其包括由硅-锗合金形成的驰豫缓冲层(RBL)，RBL上具有由硅-碳合金形成的沟道层，该硅-碳合金以沟道层中硅和碳的总量为基准而含有约0.5至约1.0原子百分比的碳，其中硅-锗合金包括约10至约30原子百分比的锗，沟道层的厚度为约10纳米至约20纳米，RBL具有从其与沟道层相邻的表面处测得的不超过105缺陷/cm2的穿透位错密度。
本发明可用于实现对这样一种半导体器件装置的制备，该半导体器件包括SiGe驰豫缓冲层(RBL)和位于RBL上的硅沟道层，其中硅沟道层由硅-碳合金形成，例如，以硅-碳合金中硅和碳的总量为基准而含有约0.2至约1.5的原子百分比的碳的硅-碳合金，更优选地，以硅-碳合金中硅和碳的总量为基准而含有约0.4至约1.2的原子百分比的碳的硅-碳合金，最优选地，以硅-碳合金中硅和碳的总量为基准而含有约0.5至约1.0的原子百分比的碳的硅-碳合金。
该制备方法优选地这样实施，以使得硅-碳合金中的碳基本上完全处于被替代式地结合入硅-碳合金的碳原子的形式，而不是被间隙式地结合入合金的晶格中。如以上提到的，硅-碳合金中碳的含量低于合金散射(alloy scattering)的碳浓度阈值。
硅沟道层的厚度优选为约5纳米至约50纳米，更优选地为约8纳米至约40纳米，最优选地为约10纳米至约20纳米，RBL优选地由具有SiXGe1-X形式的硅-锗合金构成，其中x为约0.6至约0.95，更优选地为约0.65至约0.90，最优选地为约0.7至约0.85。
在这种制备方法中，RBL优选地在这样的条件下生长，该条件可产生从RBL与硅沟道层相邻的上表面处测得的不超过105缺陷/cm2的穿透位错密度。
形成硅-碳合金的硅沟道层的优选方法是利用化学气相淀积(CVD)或分子束外延(MBE)。当使用CVD作为形成硅沟道层的技术时，CVD生长优选地在温度不超过550℃、范围在每分钟约1纳米到约2纳米之内的生长速度下进行，以生长出厚度从约10纳米到约20纳米的硅沟道层。
由此，本发明提供了一种技术，该技术通过降低其上在半导体器件装置制备过程中形成有应变硅沟道层的SiGe驰豫缓冲层之中的锗组分从而减少穿透缺陷密度。通过形成硅-碳合金的应变硅沟道层，可显著地减少RBL的SiGe化合物中的Ge组分，并且可以具有在前述的附加优点。
根据本发明所述的半导体器件装置可通过各种特定形式制备。作为特殊的例子，外延层结构可具有图1或图3中所示的形式，但其中本征Si层被本征Si-C(例如具有约为1原子百分比的碳浓度)所替代，并且其中SiGe缓冲层和覆盖层中的锗组分被降低，例如对于1％的碳合金降低至约8％，或者对于0.5％的碳合金降低至约4％，每个所述应变Si层/SiGe缓冲层组分在相应的器件装置中实现了近似等同的能带偏移。
在上文中已描述过的图1是一种应变硅HFET结构，该结构中应变硅沟道生长于应变驰豫SiGe层上，其中应变驰豫SiGe层用作虚拟衬底。图3是一种简单的SiGe基HFET器件(n型或p型MOSFET)的层结构和能带能量(band energy)的图表，该器件的特征在于应变硅沟道(源区和漏区未示出)，其中，根据本发明的一个实施方案所述，本征Si层被本征Si-C合金材料所替代，该Si-C合金材料具有约0.5至约1原子百分比的碳组分，并且相对于其沟道层中具有硅(而不是本发明的碳硅合金组分)的相应器件结构来说，SiGe缓冲层和覆盖层中的锗组分被显著减少(例如约4％至约10％)。
本发明的Si-C合金/Ge组分降低的缓冲/覆盖层结构也可用于其它的HCMOS器件中。异质结CMOS器件可使用图1和图4中所示的基本结构或其它更复杂的结构而在本领域的技术范围内容易地制备出来。图1已在上文描述过。图4是SiGe基p型MOSFET器件的层结构和能带能量的图表。
图5是SiGe基n沟道SiGe/Si HFET器件的层结构和能带能量的图表。图6是相应的SiGe基p沟道SiGe/Si HFET器件的层结构和能带能量的图表。
图5和图6示出了可用Si和SiGe生长的用于形成高迁移率n型和p型沟道的外延层结构。该p沟道结构具有比缓冲层高的锗组分。图5和图6中所示类型的结构可根据本发明所述利用Si-C合金制备，以实现缓冲层中锗的减少。还有可根据本发明制备的其它器件结构，包括图7所示的SiGe基异质结CMOS器件和图8的MODFET器件。
因此，本发明提供了可实现同等的器件性能、同时可实现降低的位错密度和降低的RBL表面不平整度的方法。
在进行Si-C合金生长时，在生长中的硅膜中引入碳以按照任何适合的方式组成Si-C合金，例如，利用碳的母体物，如甲烷、甲基硅烷或其它碳氢化合物(hydrocarbonaceous)材料，或者用于半导体材料的碳掺杂技术中的其它材料，其数量以适于形成具有所需碳组分的Si-C合金为准。
可通过与生长或淀积工艺以及工艺条件有关的其它常规方式利用本发明实现的较低的锗组分来形成缓冲层和覆盖层，这些常规方式在例如1993年6月22日授权给D.布雷森等人并已转让给AT&T贝尔实验室的第5,221,413号美国专利，以及2000年8月22日授权给E.A.菲茨杰拉德并已转让给马萨诸塞州理工学院的第6,107,053号美国专利中得到描述，上述专利的公开内容作为参考被整体并入本文。
可通过例如化学气相淀积或分子束外延来形成硅-碳合金层和Ge组分降低的缓冲层。
需要适当地实施硅-碳合金的生长工艺以最小化合金散射(alloyscattering)，否则合金散射将会降低Si-C合金层中的有效电子迁移率。更具体地讲，Si-C合金生长工艺理想的最小化合金薄膜晶格结构中碳的间隙式结合，并且最大化碳的替代式结合，即，在合金薄膜晶格结构中碳原子出现于替代位置。为了实现基本上完全的(约100％)替代式碳结合，在优选的实践中使Si-C合金中碳的含量不超过约1.5的原子百分比。
在本发明优选的实践中，为实现上述替代式类型的Si-C合金膜，需要使CVD生长温度约为550-600℃左右，其生长速率在每分钟约1纳米到约10纳米左右。这种生长温度和生长速率远低于大多数Si外延CVD工艺中典型使用的生长温度和生长速率，但这并不对本发明的实际应用构成重要限制，因为Si-C合金膜相当的薄，其厚度典型地在约10纳米到约20纳米的范围之内。
可相应地调整其它生长技术的温度条件和生长速率，以促成碳在硅合金晶格结构中实现充分独特的替代式结合。例如，可在低于550℃的温度下使用分子束外延。因此，用于形成Si-C合金层所采用的特定生长技术和工艺条件不需要过多的实验即可在本领域技术范围内容易地确定，从而制造出具有所需特性的Si-C合金材料和结构。
通过以下的非限制性的实施例，本发明的特征和优点可更充分地示出。
实施例
在一个示例性实施方案中，使用二氯甲硅烷作为硅的母体物以及锗烷(germane)作为锗的母体物，通过化学气相淀积在硅片衬底上生长具有SiXGe1-X组分的驰豫缓冲层，进入CVD腔室的氢的流速为每分钟20标准公升、二氯甲硅烷的流速为每分钟200标准毫升，并且氢中10％的锗烷的流速在生长周期中是变化的(每分钟0到300标准毫升)。生长条件包括温度为800℃，以及压力为20托。通过组分渐变(它可与热退火过程结合)减小晶片的近表面区的缺陷密度。降低温度至接近580℃，在以下反应气体流速下生长Si.99C.01层：100标准毫升的硅烷、10标准升的氢、85标准毫升的甲基硅烷。该层的生长速率为接近每分钟30埃。通过用乙硅烷替代硅烷可提高生长速率。
虽然本发明在此已结合多个作为参考的示例性实施例和特征被以不同方式公开，但应该意识到上文中所描述的实施例和特征并非对本发明的限制，本领域普通技术人员可进行其它的变换、修改及使用其它实施方案。因此本发明将由所附权利要求来宽泛地解释并与之相符。
Claims (36)
1.一种应变硅半导体器件装置，包括形成在衬底上的驰豫缓冲层以及位于所述驰豫缓冲层上的应变硅层，其中，所述驰豫缓冲层包含硅-锗合金，所述应变硅层包含硅-碳合金，所述驰豫缓冲层具有从其与所述应变硅层相邻的上表面处测得的不超过105缺陷/cm2的穿透位错密度，所述硅-锗合金具有SixGe1-x的形式，其中x为0.6至0.95。
2.如权利要求1所述的器件装置，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.2至1.5原子百分比的碳。
3.如权利要求1所述的器件装置，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.4至1.2原子百分比的碳。
4.如权利要求1所述的器件装置，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.5至1.0原子百分比的碳。
5.如权利要求1所述的器件装置，其特征在于，所述硅-碳合金中碳的含量使得所有的碳原子都被替代式地结合入所述硅-碳合金。
6.如权利要求1所述的器件装置，其特征在于，所述硅-碳合金中碳的含量低于合金散射的碳浓度阈值。
7.如权利要求1所述的器件装置，其特征在于，所述应变硅层具有5纳米至50纳米的厚度。
8.如权利要求1所述的器件装置，其特征在于，所述应变硅层具有8纳米至40纳米的厚度。
9.如权利要求1所述的器件装置，其特征在于，所述应变硅层具有10纳米至20纳米的厚度。
10.如权利要求1所述的器件装置，其特征在于，所述硅-锗合金具有SixGe1-x的形式，其中x为0.65至0.90。
11.如权利要求1所述的器件装置，其特征在于，所述硅-锗合金具有SixGe1-x的形式，其中x为0.7至0.85。
12.如权利要求1所述的器件装置，其被结合入半导体器件。
13.如权利要求12所述的器件装置，其特征在于，所述半导体器件包括异质结CMOS器件。
14.如权利要求12所述的器件装置，其特征在于，所述半导体器件包括晶体管器件。
15.如权利要求14所述的器件装置，其特征在于，所述晶体管器件包括异质结场效应晶体管。
16.如权利要求14所述的器件装置，其特征在于，所述晶体管器件包括MOSFET。
17.如权利要求14所述的器件装置，其特征在于，所述晶体管器件包括调制掺杂场效应晶体管。
18.如权利要求1所述的器件装置，其位于硅晶片衬底上。
19.一种异质结场效应晶体管，包括形成在衬底上的、含有硅-锗合金的驰豫缓冲层以及位于所述驰豫缓冲层上的含有硅-碳合金的沟道层，所述硅-碳合金以所述沟道层中的硅和碳的总量为基准而包含0.5至1.0原子百分比的碳，其中，所述硅-锗合金包含10至30原子百分比的锗，所述沟道层的厚度为10纳米至20纳米，所述驰豫缓冲层具有从其与所述沟道层相邻的表面处测得的不超过105缺陷/cm2的穿透位错密度，所述硅-锗合金具有SixGe1-x的形式，其中x为0.6至0.95。
20.一种用于制备半导体器件装置的方法，所述半导体器件装置包括形成在衬底上的SiGe驰豫缓冲层以及位于所述驰豫缓冲层上的应变硅沟道层，所述方法包括形成含有硅-碳合金的材料的所述应变硅沟道层，其中，所述驰豫缓冲层具有从其与所述应变硅沟道层相邻的上表面处测得的不超过105缺陷/cm2的穿透位错密度，所述驰豫缓冲层包含硅-锗合金，所述硅-锗合金具有SixGe1-x的形式，其中x为0.6至0.95。
21.如权利要求20所述的方法，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.2至1.5原子百分比的碳。
22.如权利要求20所述的方法，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.4至1.2原子百分比的碳。
23.如权利要求20所述的方法，其特征在于，所述硅-碳合金以所述合金中的硅和碳的总量为基准而包含0.5至1.0原子百分比的碳。
24.如权利要求20所述的方法，其特征在于，所述硅-碳合金中碳的含量使得所有的碳原子都被替代式地结合入所述硅-碳合金。
25.如权利要求20所述的方法，其特征在于，所述硅-碳合金中碳的含量低于合金散射的碳浓度阈值。
26.如权利要求20所述的方法，其特征在于，所述硅沟道层具有5纳米至50纳米的厚度。
27.如权利要求20所述的方法，其特征在于，所述硅沟道层具有8纳米至40纳米的厚度。
28.如权利要求20所述的方法，其特征在于，所述硅沟道层具有10纳米至20纳米的厚度。
29.如权利要求20所述的方法，其特征在于，所述驰豫缓冲层包含硅-锗合金，所述硅-锗合金具有SixGe1-x的形式，其中x为0.65至0.90。
30.如权利要求20所述的方法，其特征在于，所述驰豫缓冲层包含硅-锗合金，所述硅-锗合金具有SixGe1-x的形式，其中x为0.7至0.85。
31.如权利要求20所述的方法，其特征在于，所述半导体器件装置包括异质结CMOS器件。
32.如权利要求20所述的方法，其特征在于，所述半导体器件装置包括晶体管器件。
33.如权利要求20所述的方法，其特征在于，所述半导体器件装置包括异质结场效应晶体管。
34.如权利要求20所述的方法，其特征在于，所述半导体器件装置包括MOSFET。
35.如权利要求20所述的方法，其特征在于，所述半导体器件装置包括调制掺杂场效应晶体管。
36.一种用于制备应变半导体器件装置的方法，所述应变半导体器件装置包括形成在衬底上的SiGe驰豫缓冲层以及位于所述驰豫缓冲层上的应变硅层，所述方法包括形成含有硅-锗合金的材料的所述驰豫缓冲层的步骤，以及形成含有硅-碳合金的材料的所述应变硅层的步骤，其中，所述驰豫缓冲层在这样的条件下生长，该条件产生从所述驰豫缓冲层与所述硅沟道层相邻的上表面处测得的不超过105缺陷/cm2的穿透位错密度，以及，所述硅-锗合金具有SixGe1-x的形式，其中x为0.6至0.95。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/191,664 | 2002-07-09 | ||
| US10/191,664 US6936869B2 (en) | 2002-07-09 | 2002-07-09 | Heterojunction field effect transistors using silicon-germanium and silicon-carbon alloys |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1689169A CN1689169A (zh) | 2005-10-26 |
| CN100511720C true CN100511720C (zh) | 2009-07-08 |
Family
ID=30114199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN03821362.1A Expired - Fee Related CN100511720C (zh) | 2002-07-09 | 2003-07-01 | 采用硅-锗和硅-碳合金的异质结场效应晶体管 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6936869B2 (zh) |
| EP (1) | EP1543565A4 (zh) |
| JP (1) | JP2006501637A (zh) |
| CN (1) | CN100511720C (zh) |
| AU (1) | AU2003247702A1 (zh) |
| MY (1) | MY135039A (zh) |
| TW (1) | TWI280662B (zh) |
| WO (1) | WO2004006341A1 (zh) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227176B2 (en) * | 1998-04-10 | 2007-06-05 | Massachusetts Institute Of Technology | Etch stop layer system |
| EP1309989B1 (en) * | 2000-08-16 | 2007-01-10 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded expitaxial growth |
| US6940089B2 (en) * | 2001-04-04 | 2005-09-06 | Massachusetts Institute Of Technology | Semiconductor device structure |
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US6646318B1 (en) * | 2002-08-15 | 2003-11-11 | National Semiconductor Corporation | Bandgap tuned vertical color imager cell |
| US6855990B2 (en) * | 2002-11-26 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained-channel multiple-gate transistor |
| US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
| US7898047B2 (en) * | 2003-03-03 | 2011-03-01 | Samsung Electronics Co., Ltd. | Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices |
| US7112860B2 (en) * | 2003-03-03 | 2006-09-26 | Cree, Inc. | Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| GB2401403B (en) | 2003-05-08 | 2006-05-31 | Rolls Royce Plc | Carbon dioxide recirculation |
| US7208362B2 (en) * | 2003-06-25 | 2007-04-24 | Texas Instruments Incorporated | Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel |
| US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| KR100605504B1 (ko) * | 2003-07-30 | 2006-07-28 | 삼성전자주식회사 | 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법 |
| US7301206B2 (en) * | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7888201B2 (en) * | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7029964B2 (en) * | 2003-11-13 | 2006-04-18 | International Business Machines Corporation | Method of manufacturing a strained silicon on a SiGe on SOI substrate |
| US7244654B2 (en) * | 2003-12-31 | 2007-07-17 | Texas Instruments Incorporated | Drive current improvement from recessed SiGe incorporation close to gate |
| US8193612B2 (en) * | 2004-02-12 | 2012-06-05 | International Rectifier Corporation | Complimentary nitride transistors vertical and common drain |
| US7060539B2 (en) * | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
| US7452778B2 (en) * | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
| US7060579B2 (en) * | 2004-07-29 | 2006-06-13 | Texas Instruments Incorporated | Increased drive current by isotropic recess etch |
| US7935617B2 (en) * | 2004-08-31 | 2011-05-03 | Sharp Laboratories Of America, Inc. | Method to stabilize carbon in Si1-x-yGexCy layers |
| US7112848B2 (en) * | 2004-09-13 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thin channel MOSFET with source/drain stressors |
| US7393733B2 (en) * | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US20060113603A1 (en) * | 2004-12-01 | 2006-06-01 | Amberwave Systems Corporation | Hybrid semiconductor-on-insulator structures and related methods |
| DE102005047054B4 (de) * | 2005-09-30 | 2008-04-03 | Infineon Technologies Austria Ag | Leistungs-MOS-Transistor mit einer SiC-Driftzone und Verfahren zur Herstellung eines Leistungs-MOS-Transistors |
| US7772060B2 (en) * | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
| KR100902105B1 (ko) * | 2007-11-09 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| KR100960928B1 (ko) | 2008-01-02 | 2010-06-07 | 주식회사 하이닉스반도체 | 수직형 트랜지스터 및 그의 형성방법 |
| TWI416727B (zh) * | 2009-12-04 | 2013-11-21 | Inotera Memories Inc | Ｐ型金屬氧化層半導體場效電晶體及其製造方法 |
| US8659054B2 (en) * | 2010-10-15 | 2014-02-25 | International Business Machines Corporation | Method and structure for pFET junction profile with SiGe channel |
| US8962417B2 (en) | 2010-10-15 | 2015-02-24 | International Business Machines Corporation | Method and structure for pFET junction profile with SiGe channel |
| CN103579308B (zh) * | 2012-07-27 | 2016-08-10 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管器件及其制造方法 |
| US9525053B2 (en) * | 2013-11-01 | 2016-12-20 | Samsung Electronics Co., Ltd. | Integrated circuit devices including strained channel regions and methods of forming the same |
| US9054189B1 (en) | 2014-01-06 | 2015-06-09 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| US9466672B1 (en) | 2015-11-25 | 2016-10-11 | International Business Machines Corporation | Reduced defect densities in graded buffer layers by tensile strained interlayers |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221413A (en) * | 1991-04-24 | 1993-06-22 | At&T Bell Laboratories | Method for making low defect density semiconductor heterostructure and devices made thereby |
| CA2062134C (en) * | 1991-05-31 | 1997-03-25 | Ibm | Heteroepitaxial layers with low defect density and arbitrary network parameter |
| FR2732037B1 (fr) * | 1995-03-20 | 1997-05-30 | Dbv | Procede de detection de microorganismes par separation et culture sur un systeme gelifie, systeme gelifie et necessaire de dosage pour mettre en oeuvre ce procede, utilisation en microbiologie |
| DE19533313A1 (de) * | 1995-09-08 | 1997-03-13 | Max Planck Gesellschaft | Halbleiterstruktur für einen Transistor |
| US6403975B1 (en) * | 1996-04-09 | 2002-06-11 | Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev | Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates |
| JP3535527B2 (ja) | 1997-06-24 | 2004-06-07 | マサチューセッツ インスティテュート オブ テクノロジー | 傾斜ＧｅＳｉ層と平坦化を用いたゲルマニウム・オン・シリコンの貫通転位の制御 |
| JP2000012703A (ja) * | 1998-06-18 | 2000-01-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6607948B1 (en) * | 1998-12-24 | 2003-08-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate using an SiGe layer |
| US6690043B1 (en) * | 1999-11-26 | 2004-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP3998408B2 (ja) * | 2000-09-29 | 2007-10-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6524935B1 (en) * | 2000-09-29 | 2003-02-25 | International Business Machines Corporation | Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique |
| US6890835B1 (en) * | 2000-10-19 | 2005-05-10 | International Business Machines Corporation | Layer transfer of low defect SiGe using an etch-back process |
-
2002
- 2002-07-09 US US10/191,664 patent/US6936869B2/en not_active Expired - Fee Related
-
2003
- 2003-07-01 CN CN03821362.1A patent/CN100511720C/zh not_active Expired - Fee Related
- 2003-07-01 JP JP2004519769A patent/JP2006501637A/ja not_active Abandoned
- 2003-07-01 AU AU2003247702A patent/AU2003247702A1/en not_active Abandoned
- 2003-07-01 WO PCT/US2003/020826 patent/WO2004006341A1/en active Application Filing
- 2003-07-01 EP EP03763108A patent/EP1543565A4/en not_active Withdrawn
- 2003-07-07 MY MYPI20032535A patent/MY135039A/en unknown
- 2003-07-07 TW TW092118455A patent/TWI280662B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6936869B2 (en) | 2005-08-30 |
| US20040007715A1 (en) | 2004-01-15 |
| EP1543565A1 (en) | 2005-06-22 |
| JP2006501637A (ja) | 2006-01-12 |
| WO2004006341A1 (en) | 2004-01-15 |
| EP1543565A4 (en) | 2006-08-09 |
| AU2003247702A1 (en) | 2004-01-23 |
| TWI280662B (en) | 2007-05-01 |
| TW200402880A (en) | 2004-02-16 |
| MY135039A (en) | 2008-01-31 |
| CN1689169A (zh) | 2005-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100511720C (zh) | 采用硅-锗和硅-碳合金的异质结场效应晶体管 | |
| US9040960B2 (en) | Heterojunction tunneling field effect transistors, and methods for fabricating the same | |
| Welser et al. | Electron mobility enhancement in strained-Si n-type metal-oxide-semiconductor field-effect transistors | |
| US7541208B2 (en) | Methods for preserving strained semiconductor substrate layers during CMOS processing | |
| CN101714528B (zh) | 半导体装置及其制造方法 | |
| KR100521708B1 (ko) | 반도체 기판을 제조하는 방법 | |
| US20070072354A1 (en) | Structures with planar strained layers | |
| US20070013006A1 (en) | Apparatus and method of manufacture for integrated circuit and CMOS device including epitaxially grown dielectric on silicon carbide | |
| US20030127646A1 (en) | Method for fabrication of relaxed SiGe buffer layers on silicon-on-insulators and structures containing the same | |
| US6774409B2 (en) | Semiconductor device with NMOS including Si:C channel region and/or PMOS including SiGe channel region | |
| Mizuno et al. | High performance strained-Si p-MOSFETs on SiGe-on-insulator substrates fabricated by SIMOX technology | |
| TW200528590A (en) | Structure of strain relaxed thin Si/Ge epitaxial layer and fabricating method thereof | |
| CN100459042C (zh) | 在MOSFET结构中形成应变Si-沟道的方法 | |
| CN103730507B (zh) | 双轴张应变GeSn n沟道金属氧化物半导体场效应晶体管 | |
| CN114999921A (zh) | 具有硅锗鳍片的半导体结构及其制造方法 | |
| CN100573906C (zh) | 控制应变半导体层中位错行为的结构和方法 | |
| US20080206965A1 (en) | STRAINED SILICON MADE BY PRECIPITATING CARBON FROM Si(1-x-y)GexCy ALLOY | |
| CN108766967A (zh) | 一种平面复合应变Si/SiGe CMOS器件及制备方法 | |
| CN103681868A (zh) | 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管 | |
| JP2003218127A (ja) | 電界効果トランジスタ用エピタキシャルウェハ及び電界効果トランジスタ並びにその製造方法 | |
| US20050153495A1 (en) | Silicon - germanium virtual substrate and method of fabricating the same | |
| Greve | Si–Ge–C growth and devices | |
| CN102412252A (zh) | 一种局部化混合晶向应变硅cmos结构及其制备方法 | |
| Thomas et al. | Enabling Moore's Law beyond CMOS technologies through heteroepitaxy | |
| CN102208415B (zh) | 一种垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090708 Termination date: 20110701 |