TWI277129B - Method for preventing doped boron in the dielectric layer from diffusing into substrate and device thereof - Google Patents

Description

1277129 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種半導體積體電路元件及其製造方 法，且特別是有關於一種可防止介電層中摻雜之硼擴散到 基板之中，並可避免同一基板上在具有高圖案密度區域產 生介電層孔洞的方法及半導體元件。 【先前技術】 一般記憶體元件，分為周邊電路區與記憶體陣列區。 通常周邊電路區之圖案密度較低，會使用PMOS與NMOS 來組合出周邊電路，而記憶體陣列區之圖案密度較大，通 常只使用NMOS來構成記憶體之記憶胞。上述之圖案密度 係指閘極面積對非閘極所佔之面積的比值。 而棚磷石夕玻璃（Borophosphosilicate Glass; BPSG)是半 導體製程中常用的層間介電層材料，這是一種摻雜硼和磷 的矽之氧化物。在硼磷矽玻璃下面通常會有一層無摻雜的 石夕酸玻璃（Undoped Silicate Glass ; USG)，以防止硼鱗石夕玻 璃中的硼擴散到下方的基板而影響電子元件。尤其硼之擴 散對於PMOS的影響更嚴重，因此含有PMOS的周邊電路 區之阻障層的厚度必須足以阻擂硼的擴散。 又由於電子元件越做越小，使得基板上各區域的圖案 密度越來越高，而增加了元件之閘極間之間隙的高寬比 (aspectratio)。而沉積硼磷矽玻璃之前，又需要先沉積一層 無摻雜的矽酸玻璃，作為防止硼擴散的阻障層，而使得閘 1277129 極間之間隙的高寬比更大。因此棚磷石夕玻璃不易填滿記憶 體陣列區中之各閘極間的空隙，而易在閘極之間形成孔洞 (void)。 為了同時解決上述兩個問題’習知便改以密度較大的 氮氧化矽層或氮化矽層來作為防止硼擴散至基板的阻障 層。由於氮氧化矽層或氮化矽層之密度較大，所以可使用 較薄的氮氧化矽層或氮化矽層來降低閘極間空隙之高寬 S 比，以避免在後續硼磷矽玻璃的沉積製程中形成孔洞。 然而，隨著電子元件繼續朝小型化發展，所使用的氮 氧化矽層或氮化矽層的厚度必須越來越薄，而不再足以阻 擋硼的擴散，使得硼磷矽玻璃中的硼擴散到基板中，降低 了產品的良率。 【發明内容】 本發明的目的就是在提供一種防止介電層中摻雜之硼 • 擴散到基板之中的方法。利用本發明的方法可以同時兼顧 防止記憶體陣列區產生孔洞，並且防止周邊電路區產生硼 擴散至基板的現象。詳細而言，由於本發明在周邊電路區 多了一層無掺雜的氧化物層可以與阻障層一同防止硼的擴 散，所以可以減少阻障層的厚度。 依照本發明，周邊電路區多了 一層無摻雜的氧化物 層，所以即使降低阻障層的厚度，仍能有效防止硼擴散到 基板上。而記憶體陣列區不含無摻雜的氧化物層，當阻障 層的厚度降低後，此區域的高寬比可被減少，所以可避免 1277129 後續進行含硼的矽玻璃沉積時產生孔洞。 根據本發明的上述目的，提出一種可防止孔洞產生並 且可避免硼擴散到基板上的方法。首先在基板上先定義出 記憶體陣列區及周邊電路區，然後在記憶體陣列區及周邊 電路區之上分別形成至少一閘極，其中記憶體陣列區的圖 案密度大於周邊電路區。然後在記憶體陣列區及周邊電路 區上形成阻障層，接著在周邊電路區上形成無摻雜的氧化 物層’最後在記憶體陣列區及邏輯電路區沉積含侧的石夕玻 璃。 依照本發明一較佳實施例，其中在邏輯電路區上形成 無掺雜的氧化物層是藉由下述步驟所達成的。先在記憶體 陣列區及周邊電路區上形成無摻雜的氧化物層，然後在周 邊電路區上形成光阻層，接著去除記憶體陣列區上之無摻 雜的氧化物層，再去除周邊電路區上的光阻層。 依照本發明一較佳實施例，其中阻障層為氮化矽層或 氮氧化矽層。 依照本發明一較佳實施例，其中記憶體陣列區上之無 摻雜的氧化物層是藉由蝕刻製程去除。 本發明的另一目的是在提供一種含有無掺雜氧化物層 的半導體元件，其包含位在基板上記憶體陣列區及周邊電 路區的至少一閘極，其中記憶體陣列區的圖案密度大於周 邊電路區。此半導體元件還包括位在記憶體陣列區及周邊 電路區上的阻障層、位在周邊電路區之阻障層上的無摻雜 氧化物層以及位在記憶體陣列區之阻障層上及周邊電路區 1277129 之無摻雜的氧化物層上的含硼的矽玻璃層。 依照本發明一較佳實施例，其中阻障層為氮化矽層或 氮氧化矽層。 由上述可知，當基板上同時含有記憶體陣列區和周邊 電路區時，應用本發明的方法與半導體元件，在周邊電路 區多形成一層無摻雜氧化物層以防止周邊電路區產生硼擴 散至基板的問題。同時藉由降低阻障層的厚度，使記憶體 ^ 陣列區的高寬比降低，防止記憶體陣列區產生孔洞。 【實施方式】 請參照第1A至1D圖，其係繪示依照本發明一較佳實 施例之在矽基板進行含硼的矽玻璃其例如是硼磷矽玻璃 (BPSG)或是硼矽玻璃（BSG)沉積的製造流程剖面結構圖。 在第1A圖中，在基板100的記憶體陣列區ι2〇和周邊 電路區130中分別形成至少一閘極1〇2,並且在上述記憶體 陣列區120及周邊電路區130上形成阻障層11〇，此阻障層 較佳為氮化矽層。其中記憶體陣列區12〇的圖案密度大於 周邊電路區130的圖案密度，記憶體陣列區12〇的圖案密 度較佳為大於1。記憶體陣列區12〇通常是圖案密度較高且 較不怕受硼擴散影響的區域，因其只使用NM〇s來構成其 記憶胞。而周邊電路區13〇通常是圖案密度較低且必須避 免硼擴散至基板的區域，因其會使用PM0S來構成周邊電 路。 請參照第1B圖，在阻障層11〇上形成無摻雜的氧化物 9 1277129 層140。此無摻雜的氧化物層14〇可使用任何的氧化矽，只 要是沒有摻雜任何雜質的氧化矽即可。 繼續參照第1C圖，接著在周邊電路區13〇上形成光阻 層150,較佳的是利用微影製程形成光阻層15〇。然後去除 記憶體陣列區120上之無摻雜的氧化物層14〇，較佳的是利 用關製程去除記憶體陣列i 12〇上的無摻雜的氧化物層 140 ’其例如濕蝕刻製程或是乾蝕刻製程。接著再去除周邊 電路區130上的光阻層150。 在第1D圖中，在記憶體陣列區12〇及周邊電路區13〇 上沉積含硼的矽玻璃16〇,其例如是硼磷矽玻璃（BpSG)4 是硼矽玻璃（BSG)。形成含硼矽玻璃層16〇的方法較佳為化 學氣相沉積法。 由上述方法所形成的半導體元件在基板1〇〇的記憶體 陣列區120及周邊電路區13〇中含有至少一閘極1〇2，其中 記憶體陣列區120的圖案密度大於周邊電路區13〇，記憶體 陣列區120的圖案密度較佳為大於！。記憶體陣列區12〇 及周邊電路區130上有一層阻障層11〇，在周邊電路區13〇 的阻障層110上有一層無摻雜的氧化物層14〇，記憶體陣列 區120的阻障層110及周邊電路區13〇的無摻雜的氧化物 層140上有一層含硼的石夕玻璃層。 表丁、上所述’本發明可以同時兼顧防止記憶體陣列區產 生孔洞，並且防止周邊電路區產生硼擴散至基板的現象。 詳細而言，由於本發明多了一層無摻雜的氧化物層在阻障 層的上面以共同防止硼擴散至基板，所以可以減少阻障層 1277129 的厚度。依照本發明，周邊電路區含有無摻雜的氧化物層， 所以能防止硼擴散到基板上。而記憶體陣列區不含無換胃雜 的氧化物層，且阻障層的厚度較薄，所以可減少此區域的 咼寬比，避免於後續進行含硼的矽玻璃沉積時產生孔洞。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 φ 護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例 能更明顯易懂，所附圖式之詳細說明如下： 第1 A至1D圖繪示本發明一較佳實施例的石夕基板進行 含硼的矽玻璃沉積的製造流程剖面結構圖，其中第1D圖緣 示了本發明一較佳實施例的半導體元件剖面圖。 【主要元件符號說明】 1〇〇 :基板 11〇 :阻障層 120 :記憶體陣列區 130 :周邊電路區 14〇:無摻雜的氧化物層 150:光阻層 160 :含硼的矽玻璃 11

Claims (1)

1277129 十、申請專利範園： 1·一種半導體元件的製造方法，該方法包含： ， 形成含有至少一閘極的一記憶體陣列區及一周邊電路 區在一基板上，其中該記憶體陣列區的圖案密度大於周邊 電路區的圖案密度； 形成一阻障層在該記憶體陣列區及該周邊電路區上； 形成無摻雜之一氧化物層在該周邊電路區的該阻障層 # 上；以及 ’儿積一含硼的矽玻璃於該記憶體陣列區及該周邊電路 區上。 2·如申請專利範圍第i項所述之方法，其中該記憶體陣 列區的圖案密度大於i。 3·如申請專利範圍第i項所述之方法，其中形成該氧化 • 物層在該周邊電路區的該阻障層上的步驟係包含： 形成一光阻層在該周邊電路區上； 去除該記憶體陣列區上的該氧化物層；以及 去除該周邊電路區上的該光阻層。 4. 如申請專利範圍第1項所述之方法，其中該記憶體陣 列區具有複數個NMOS。 5. 如申請專利範圍第i項所述之方法，其中該周邊電路 12 1277129 區具有複數個PMOS。 6·如巾請專·圍第丨額述之方法，其中該阻障層為 一氮化矽層或一氮氧化矽層。 7·如申請專利範圍第i項所述之方法，其中該㈣㈣ 玻璃為一硼鱗矽玻璃或一硼矽玻璃。 8.如申請專利範圍第3項所述之方法，其中 體陣列區上之該氧化物層的方法為—濕式姓㈣或u 餘刻法。 9·如申請專利範圍第1項所述之方法，其中該含硼的矽 玻璃係藉由化學氣相沉積法沉積於該記憶體陣列區及該周 邊電路區上。 10· —種半導體元件，其包含： 至少二閘極’其係分別位在一基板上的一記憶體陣列 區及一周邊電路區中，其中該記憶體陣列區的圖案密度大 於該周邊電路區的圖案密度； 一阻障層，其係位在該記憶體陣列區及該周邊電路區 上； 無摻雜的一氧化物層，其係位在該周邊電路區之該阻 障層上；以及 13 1277129 一含蝴的矽玻璃層，其係位在該記憶體陣列區之該阻 障層上及該周邊電路區之無摻雜的該氧化物層上。 11·如申請專利範圍第1〇項所述之半導體元件，其中該 記憶體陣列區的圖案密度大於i。 12.如申請專利範圍第1〇項所述之半導體元件，其中該 ^ 記憶體陣列區具有複數個NMOS。 13·如申請專利範圍第1〇項所述之半導體元件，其中該 周邊電路區具有複數個PMOS。 14·如申請專利範圍第10項所述之半導體元件，其中該 阻障層為氮切層或氮氧化石夕層。 春 15·如申請專利範圍第10項所述之半導體元件，其中 該3刪的石夕玻璃層為硼磷矽玻璃層或硼矽玻璃層。