TWI274411B - Semiconductor substrate having exposed conductive lines and method for forming the same - Google Patents
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1274411 * w * - 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體基板及其形成方法，更特別 有關於一種具有裸露導電線路的半導體基板及其形成方 法0 【先前技術】 第1圖係為一習知的球格陣列（BGA)封裝基板i㈧之 • 間略上視圖。該封裝基板100具有複數條導電線路 (conductive lines)1〇1形成於其上表面1〇(^上，以及一防 =層102係覆蓋於該上表面1〇〇a與該導電線路ι〇ι之部分 區段（未顯示）上。每一導電線路1〇1具有另一部分區段 . (亦稱為焊接手指（finger)) 1〇1&並行地排列環繞於一晶 片设置區104之周圍，並各別裸露於該防銲層1〇2之四個 開口 102a上。該晶片設置區j 〇4係用以設置一半導體晶片 (未顯示）。 • 一般而言，裸露於該開口 上的每一部分區段1〇la 之表面上係電鍍有一金（Au)層，藉以防止氧化，並可藉 由打線方式而電性連接至該晶片設置區1〇4上的半導體曰^ 片（未顯示）。第2a圖與第2b圖係為第j圖中沿線A_A 之剖面圖’用以說明兩種不同製程所形成的金層⑽。 - 現μ參考第2a ® ’該金層1G6係電鑛於整條導電線路 ιοί上，通常此種鐘金技術係稱為金圖案電鍵㈣㈠⑽⑽ • Plating，GPP)製程。然而，該Gpp製程係需要使用較多的 金（Au)’因而會增加製造成本。再者，由於該防銲層⑽ 01052,TW/ASE1541 Ί274411 » · · 與該金層106間之附著力並不佳，因此通常會發生防銲層 1 由該導電線路1 〇 1剝離（delamination )之問題。 現請參考第2b圖，該金層1〇6係電鍍於該導電線路 之部分區段l〇la上，通常此種鍍金技術係稱為選擇性鍍金 (selectivity g〇id)製程。相較於上述GPP製程而言，該 選擇性鍍金製程係可減少金（Au)的使用量，藉以節省製 造成本。然而，由於該金層106係有一部分覆蓋於該防銲 層1〇2下，因此尚存在有上述之防銲層1〇2由該導電線路 1 〇 1剝離之問題。 【發明内容】 、1本發明之一目的係在於提供一種具有裸露導電線路的 半導體基板及其形成方法，用以解決習知防銲層由導電線 路剝離之問題。 為了達到上述之目的，本發明提供一種具有裸露導電絲 路的半導體基板，其包含一基板主體、至少一導電線路， 形成於該基板主體上、一金屬層，覆蓋於該導電線路之一 I分區段上、以及一防銲層，覆蓋於該導電線路之另一部 刀區奴上，但並未覆盍該金屬層，藉以加強該防銲層與該 導電線路間之附著力。 、/ 本胃發明另提供一種上述半導體基板之形成方法，其包 t :、提，一基板；形成金屬導電於該基板上，料電線^ 分成一第一區段、一第二區段及一第三區段，其中該第二 :段：於該第一區段與該第三區段間；形成一遮罩：； 盘該第-區段與第二區段，並使該第三區段裸露於該 .01052-TW/ASE1541 6 1274411
* 泰 I 厣·、形成金屬層，覆盍於該第三區段上；剝離該遮罩 曰三以及形成一防銲層（soldermask)，覆蓋於該導電線路 第區奴上，使得該第二區段裸露於該防銲層盥該今 乂根^據本發明之半導體基板及其形成方法，該金屬層較佳 係為金（Au) | ’且由於該防銲層並未覆蓋於該金層上， 〜防銲層舆該導電線路間能夠有較佳的附著力，夢以 解決習知防銲層由導電線路剝離之問題。 【實施方式】 第/圖係為根據本發明一實施例之半導體基板2〇〇的剖 面示意圖。此實施例之半導體基板2〇〇係以一球格陣列 、（BGA )封裝基板作為說。另外，該半導體基板⑽係 為一概略示意圖，其僅用以說明一基板主體2〇2之上表面 202a上之結構，有關其他如導電鍍通孔及其下表面別u 上之導電線路及防銲層等結構，在此並不加以贅述。 该半導體基板200包含了該基板主體2〇2、複數條（僅 顯示兩條）導電線路204，形成於該基板主體2〇2之上表 面202a上、以及一防銲層（s〇ider mask) 2〇6覆蓋於該基 板主體202之上表面202a及每一導電線路2〇4之部分區段 上。該防銲層206之形成目的主要是為了保護該基板主體 202上的導電線路204，避免因刮傷而造成短路或斷路現 象，並藉以達成防銲”之功能。另外，該防銲層206具 有複數個開口 207，用以裸露每一導電線路2〇4之部分區 段，同％界疋有晶片設置區域206a位於該基板主體202 01052-TW/ASE1541 7 1274411 - , 1 之上表面202a的中央部，藉以設置一半導體晶片（未顯示） 於其上。 於此實施例中，每一導電線路2〇4係由銅所形成，且係 可分成三個區段204a、204b與204c做說明。該區段2〇4a 係覆蓋於該防銲層206下，並可藉由複數個導電鍍通孔（未 顯示）而電性連接至該基板主體2〇2之下表面2〇2b上。該 區段204b與該區段204c係裸露於該防銲層2〇6之開口 2〇7 上，使知位於該晶片設置區域2〇6a上之半導體晶片（未顯 • 示）係可藉由打線製程而電性連接至該區段2(MC之一焊接 區域上，藉此與該導電線路2〇4電性連接。該焊接區域於 此實施例中係指打線製程中之金屬線與該區段2〇4c電性 連接之區域，亦可稱為焊接手指（可參考第丨圖之標號i〇ia 所示）另外，該區^又204c上係形成有一金屬層2〇8，較 侄係為一金（Au )層、或者為一鎳/金層，藉以防止該導電 線路204之區段204c氧化，並提高該區段2〇4c的電性連 接特性。再者，該區段2〇4b係暴露於該防銲層2〇6與該金 φ 屬層208間。 於本發明之半導體基板2〇〇中，該防銲層2〇6僅覆蓋於 該導電線路204之區段204a上，但並未覆蓋到該金屬層 208因此’相車父於先前技術之金圖案電鍍（g〇id pattern plating，GPP)製程與選擇性鍍金（selectivhyg〇ld)製程所 一 形成的基板而言，該防銲層206與該導電線路2〇4係具有 • 較佳的附著力，並不會造成剝離（delamination)之現象。 第4圖至第7圖係用以說明根據本發明之該半導體基板 01052-TW/ASE1541 8 1274411 ^ * -200的形成方法。 首先，如第4圖所示，於一基板2〇2之上表面2〇2&， 形成一金屬導電層，再經由習知的微影、蝕刻等製程而形 成複數條導電線路204。 接著，如第5圖所示，於該基板2〇2之上表面2〇2&上， 形成一遮罩層210覆蓋於該導電線路2〇4之部分區段上。 該遮罩層210具有複數個開口 210a，使該導電線路2〇4之 一區段204c裸露於該開口 210a外。 •之後，如第6圖所示，藉由電鐘製程，於該開口 21〇& 内形成一金屬層208覆蓋於該導電線路2〇4之區段2〇4c 上0 接著，如第7圖所示，剝離該遮罩層21〇，使得該導電 線路204之部分區段暴露於外，其中該部分區段另分成兩 區段’即區段204a與204b。 最後，於該導電線路204之區段20乜上，覆笔一防俨 ，鹰，並裸露該區段2(Mb，使該區段·係^於㈣ 屬層2〇8與該防銲層2〇6間，如第3圖所示。 應了解到’根據本發明實施例中之半導體基板並不 封裝基板為限，其他任何具有防鲜層及導電線 路之基板自可藉由本發明之方法，而解決 路剝離之問題。 a印守电琛 雖=發明已以前述實施例揭示，然其並非用以限定本 ‘ C此技藝者，在不脫離本發明之精神和範圍 3可作各種之更動與修改，因此本發明之保護範圍當 .01.052-TW/ ASE1541 I2744ll 梘後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖料一習知的球格陣列（BGA)封裝基板之簡略 上視圖。 第2a圖與第2b圖係為第i圖中沿線A_A之剖面圖， 用以說明兩種不同製程所形成的金層。 第3圖係為根據本發明一實施例之半導體基板的剖面 不意圖。 第4圖至帛7圖係用以說明根據本發明之該半導體基板 的形成方法。 【圖號說明】 100 封裝基板 101a 部分區段 102 防銲層 104 晶片設置區 200 半導體基板 202a 上表面 204 導電線路 206 防銲層 207 開口 210 遮罩層
101 導電線路 l〇〇a上表面 10 2 a 開口 106 金層 2〇2 基板主體 202b下表面 204a > 204b ' 204c 2〇6a晶片設置區域 208 金屬層 210a 開口 區段 10 01052-TW/ASE1541
Claims (1)
1274411 十、申請專利範園·· 1、一種具有裸露導電線路的半導體基板，其包含： 一基板主體，具有至少一表面； 一導電線路，形成於該表面上，該導電線路具有—第一 區丰又、一第二區段及一第三區段，苴 — 兮榮广饥t Τ这弟一區段係介於 該弟一區段與該第三區段間； 區段上； 金屬層，覆蓋於該導電線路之第三 防薛層（solder mask)，覆蓋 段上； 於該導電線路之第一區 其中該導電線路之第二區段係裸露於該 屬層間。 曰/、忑孟 體美2板依Π專利範圍第1項之具有裸露導電線路的半導 體基板，其中該金屬層係完全裸露於該防銲層外。 3、 依=請專·圍第μ之具有裸露導 體基板，其中該金屬層係為一金（Μ)層。 的“ 4、 依申請專利範圍第丨 體基板，其巾該金W線路的半導 “ _層係為一鎳/金（Ni/Au)層。 二依I請專利範圍f 1項之具有裸露導電線路的半導 、中該導電線路之材質係為銅（Cu)。 ' 體』板依Π:!範圍第1項之具有裸露導電線路的半導 體基板，其中該第三 旧千¥ 接至-半導體元件/又’ 一焊接區域1以電性連 01052-TW/ASE1541 11 1274411 • „ * ^ 其中該金屬層係為一鎳/金（Ni/Au )層。 1 5、依申請專利範圍第9項之半導體基板之形成方法， 其中該金屬層係藉由電鍍方式而形成，並覆蓋於該導電線 路之第三區段上。
01052-TW/ASE154L 13
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