TWI273604B - Memory card and semiconductor device - Google Patents

Description

1273604 九、發明說明： 【發明所屬之技術領域】 本發明係有關搭載有非揮發性半導體記憶體之記憶卡， 特別是有關搭載有NAND型快閃記憶體之記憶卡及搭載於 此卡片之半導體裝置。 【先前技術】 於格載在§己憶卡之非揮發性半導體記憶體，可能後發性 地產生行的缺陷。於資料讀出時，檢測到行缺陷所造成之 錯ϋ吳之I*月况’一般係藉由ECC(Error Checking and Correction :錯誤檢查及修正）處理，進行資料修復。 又’亦有於資料寫入時，即使是包含缺陷行之區域，對 於該區域強制地寫入資料之方法等。 又’於曰本專利2003-178593號公報揭示，藉由設置行修 復電路，以對於產生缺陷之記憶胞進行修復處理之技術。 然而，於資料讀出時，每當產生來自行缺陷之錯誤時就 仰賴ECC處理，不僅負載會集中於Ecc處理，而且資料讀出 處理上會花費時間，記憶體全體之效能降低，因此不能說 是合適。 另一方面，對於包含缺陷行之區域強制寫入資料，將導 致錯誤率增加。又，對象之記憶體為NAND型快閃等記憶體 之情況，由用以驗證已寫入資料之寫入驗證機能所造成之 迴路處理次數，將達到上限值，結果降低記憶體全體之效 能。 又，採用上述文獻所示之行修復電路之情況，於對於缺 102156.doc 1273604 結果記憶體全體之效 陷行之行修復處理將花費甚多時間 能降低。 由於如此 低0 因此期望可防止起因於行缺 陷之處理效能降 【發明内容】 關於本發明之實施型態之半導體裝置係具備：半導體記 憶體；及在將串列資料寫人前述半導體記憶體時進行控 φ m跨越該半導體記憶體上之缺陷行之位置而寫入: .列資料之電路。 • 本發明之實施型態之記憶卡係具備：非揮發性半導 體記憶體；及控制器，其係進行控制，用以跨越前述非揮 發性半導體記憶體上之缺陷行之位置而寫入串列資料者。 【實施方式】 以下參考圖式’說明本發明之實施型態。 圖1係表示搭載於關於本發明之一實施型態之記憶卡之 Φ 裝置類之概略構成之立體圖。 如圖式，關於本實施型態之記憶卡i係於PCB(印刷電路板） 基板2上，配置有NAND型快閃記憶體3及控制器4。於上述 控制器4，搭載有CPU(中央處理單元）8*R〇M(唯讀記憶 體）9等機能區塊。關於各裝置之詳細，將於後面描述。再 者，NAND型快閃記憶體3係於1個記憶胞記憶丨位元之資訊 之2值記憶體，或於丨個記憶胞記憶比丨位元多之資訊（例 如· 2位元）之多值記憶體均可。又，於圖以系表示在pcB(印 刷電路板）基板2上，配置有NAND型快閃記憶體3及控制器4 102156.doc 1273604 之情況’但NAND型快閃記憶體3及控制器4亦可配置於同一 LSI(大型積體）基板上。 於以下說明所使用之用語「邏輯區塊位址」、「物理區塊 位址」’分別表示區塊本身之邏輯位址、物理位址。又，「邏 輯位址」、「物理位址」主要意味區塊本身之邏輯位置、物 理位址’但亦表示可能是相當於分解能比區塊單位小之單 位之位址之情況。

圖2係表示包含主機及上述記憶卡之構成之區塊圖。再 者，與圖1共同之要素係標示相同符號。 主機機器（以下稱為主機）2 〇具備用以對於連接之記憶 卡，進仃存取之硬體及軟體（系統此主機2〇係建構作為管 理忑隐卡内部之物理狀態（何處之物理區塊含有第幾個邏 輯部位址資料’或何處之區塊為抹除狀態)，直接控制記憶 卡内之快閃記憶體者。 當之指令） 又’主機20係以使用抹除時之抹除區塊尺寸設定為脱 位元組之NAND型快閃記憶體作為前提，以说位元組為單 位進行邏輯、物理位址之分配，於多數情況，針對邏輯位 址16k位組I，排序地進行寫人存取或讀取存取（發行該 記憶卡1係於連接於主機20時 自主機2 0之存取而進行處理。如 型快閃記憶體3及控制器4。

’接受供電而動作，因應來 前述，此記憶卡1具有NAND 之抹除區塊尺寸（抹除單 之非揮發性記憶體，亦例 NAND型快閃記憶體3係抹除時 位之區塊尺寸）設定為256k位元組 102156.doc 1273604 ϋ ·· 16k位元組為單位，進行資料之寫入、讀出。此 型快閃記憶體3係使用例如·· 〇〇9叫製程技術而製作。亦 即，NAND型快閃記憶體3之設計尺寸未滿〇1 除了前述CPUS及R〇M9以外，控制器4亦搭载有記憶體介 面部5、主機介面部6、緩衝器7及RAM(隨機存取記憶體）^。 记憶體介面部5係進行控制器4與NAND型快閃記憶體3之 間之介面處理。主機介面部6係進行控制器4與主機汕之間 ^ 之介面處理。 •緩衝器7係將從主機2〇所送來之資料，寫入κΝαν〇型快 .閃記憶體3時，暫時記憶一定量之資料（例如：丨頁面量"或 將從NAND型快閃記憶體3所讀出之資料，送出至主機2〇 時，暫時記憶一定量之資料。 咖8係掌管記憶卡1全體之動作。此CPU8係於例如：記 憶卡1接受供電時，將儲存於韌體（控制程式）載入raM9 上，執行特定處理，以便KRAM1〇上製作各種表，或從主 # 機2〇接文寫入指令、讀出指令、抹除指令，對於nand型快 1 «己隱體3上之该區域執^亍存取，或控制經由緩衝器7之資 料傳輸處理。 ROM9係儲存CPU8所使用之控制程式等之記憶體。 R A Μ U)係作為c p u 8之作f區而使用之記憶控制程式或各 種表之記憶體。 囷3係表示主機2 〇所设想之快閃記憶體與實際使用之快 閃記憶體（亦即記憶卡1内之NAND型快閃記憶體3)之資料 配置之差異圖。 102156.doc 1273604 於主機20所設想之快閃記憶體，各頁面具有528位元組 (5 12位元組量之資料記憶部+ 16位元組量之冗長部），32頁 面量成為1個抹除單位（亦即16k位元組+ 〇.5k位元組（在此k 為1 024))。於以下，有將搭載此類快閃記憶體之卡片稱為「小 區塊卡」之情況。 另一方面，於實際使用之快閃記憶體3,各頁面具有2112 位凡組（5 12位元組量之資料記憶部X4+ 10位元組量之冗長 φ 部X4+24位元組量之管理資料記憶部），128頁面量為1個抹 • 除單位（亦即256k位元組+ 8k位元組）。於以下，有將搭載此 ‘ 類快閃記憶體3之卡片稱為「大區塊卡」之情況。再者，於 以下說明，為了方便，將小區塊卡之抹除單位稱為16k位元 組’將大區塊卡之抹除單位稱為256]^位元組。 又，主機20所設想之快閃記憶體及實際使用之快閃記憶 體3,分別具有用以對於快閃記憶體進行資料輸出入之頁面 緩衝裔。主機20所設想之快閃記憶體所具備之頁面緩衝器 • 之記憶容量為528位元組（512位元組+ 16位元組），另一方 =，實際使用之快閃記憶體3所具備之頁面緩衝器之記憶容 量為H12位元組（2〇48位元組+ 64位元組）。於資料寫入時， 各頁面緩衝器係以相當於本身之記憶容量之丨頁面量為單 位，執行對於快閃記憶體之資料輸出入處理。 於圖3之例係表示，實際使用之快閃記憶體3之抹除區塊 寸為主妆20所设想之快閃記憶體之抹除區塊尺寸之1 6倍 之情況，但本發明不限定於此，只要大致為整數倍，亦可 構成為其他倍率。 102156.doc l2736〇4 為了使大區塊卡成為實用上有效之產品’圖3所示之快閃 C憶體3之記憶容量宜為1(3位元以上。快閃記憶體3之記憶 容量為例如：1G位元之情況，256k位元組區塊（抹除單位） 數為512個。 又，於圖3係例示抹除單位為256k位元組區塊（抹除單位） 之情況，但建構成抹除單位為例如·· 128k位元組，在實用 上亦有效。此情況，128k位元組區塊數為1〇24個。 • 又，於圖3之例係例示，實際使用之快閃記憶體3之抹除 、區塊尺寸比主機20所設想之快閃記憶體之抹除區塊尺寸大 之情況，但本發明不限定於此，實際使用之快閃記憶體3 之抹除區塊尺寸亦可作為比主機2〇所設想之快閃記憶體之 抹除區塊尺寸小而構成。 圖4係表示主機2 0側系統及記憶卡丨（大區塊卡）之各溝通 階層之圖。 主機20側之系統係具有：應用軟體21、檔案系統22、驅 φ 動軟體23及小區塊卡物理存取層24。另一方面，記憶卡丨（大 區塊卡）具有：小區塊卡物理存取層丨丨、小區塊卡物理•小 區塊卡邏輯轉換層12、小區塊卡邏輯•大區塊卡物理轉換 層13及大區塊卡物理存取層14。 例如：若主機20側之應用軟體21對於檔案系統22要求寫 入福案指案糸統22係根據小區塊卡之邏輯區塊位址，對 於驅動軟體23指示串列式之扇區寫入。驅動軟體23接受 此，根據小區塊卡之邏輯區塊位址，當實現每i 6k位元組區 塊之串列式寫入時，進行邏輯·物理區塊轉換，經由小區 102156.doc -10- 1273604 塊卡物理存取層24，對於大區塊卡發行依據小區塊卡之物 理區塊位址之隨機寫入指令，並進行資料傳輸。 再者，於寫入存取，前提是小區塊卡之情況或大區塊卡 之情況，在協定上均以（1)指令、（2)頁面位址（列位址）、（3) 行位址、（4)資料、（5)程式確認指令之順序，進行資訊之傳 送、接收。 大區塊卡側之小區塊卡物理存取層u若從主機2〇，接收 到依據小區塊卡之物理區塊位址之寫入指令，除了取得物 理區塊位址或資料以外，並取得附隨於此之包含於附隨資 料之邏輯區塊位址。 小區塊卡物理•小區塊卡邏輯轉換層12具有第一表，其 係用以於資料讀出等時，進行從小區塊卡之物理區塊位址 (對應於16k位元組區塊量）成為小區塊卡之邏輯區塊位址 (對應於16k位元組區塊量）之轉換處理者。轉換層12係於小 區塊卡物理存取層Π接受寫入指令，取得小區塊卡之邏輯 _ 區塊位址時，將此反映於上述第一表。關於物理區塊位址， 亦反映於上述第一表。 小區塊卡邏輯•大區塊卡物理轉換層丨3具有第二表，其 係用以於資料讀出等時，進行從小區塊卡之邏輯區塊位址 (對應於串列式之16k位元組區塊xi6個量）成為大區塊卡之 物理區塊位址（對應於256k位元組物理區塊量）之轉換處理 者。轉換層12係於小區塊卡物理存取層丨1接受寫入指a， 取得小區塊卡之邏輯區塊位址時，將此反映於上述第二表。 大區塊卡物理存取層14係根據小區塊卡物理存取層丨丨接 102156.doc -11 - 1273604 受寫入指令’所取得之小區塊卡之邏輯區塊位址，決定快 閃記憶體3内部之資料配置，於256k位元組物理區塊内，以 2k位元組（1頁面）為單位’串列式地寫入1 6k位元組量之資 料。又’大區塊卡物理存取層14係將取得之小區塊卡之邏 輯區塊位址或物理區塊位址，儲存於快閃記憶體3内部之管 理資料區域内之特定區域。 如此，主機20係發行根據小區塊卡之物理區塊位址之指 令，因此於大區塊卡側，以可得知對應於小區塊卡之物理 區塊位址之資料’存在於哪個256k位元組物理區塊中之方 式進行管理。具體而言，於各1 6k位元組區塊，管理小區塊 卡之邏輯•物理區塊位址之對應關係，並且以可得知對應 於小區塊卡之連續之256k位元組區塊量之邏輯區塊位址之 資料，儲存於大區塊卡内之哪個256k位元組物理區塊之方 式而進行管理。 圖5A及圖5B係表示從主機20側送來之指令之格式圖。 如圖5 A所示，從主機20側所送來之指令之封包係包含： 指令類別資訊（在此為「寫入」）、位址（物理區塊位址）、資 料（内容等之實際資料及附隨資料（5 12位元組+ 16位元組） 之各種資訊。 於此格式之封包，如圖5 B所示，於附隨資料1 6位元組中 之特定位置’配置小區塊卡之「邏輯區塊位址」（對應於作 為存取對象之16k位元組區塊之邏輯位址）。大區塊卡除了 取得指令類別資訊、物理區塊位址、資料以外，特別還取 得上述「邏輯區塊位址」。再者，此「邏輯區塊位址」未附 -12- 102156.doc V； 1273604 加於讀出指令之情況。 圖6係表示將主機2Q側所設想之 1(大區塊卡）側所實際進行之寫人處理對比之圖 於主機20側（同圖之左 產& 根據小區塊卡之邏輯位址而 組單位之串列式寫入操作時，進行根據小區塊 卡：㈣塊位址之16k位元組區塊單位之隨機寫入操作。 ”方面’於大區塊卡側(同圖之右側)，從主機20側接 受到指令之愔W，收把& / ; χ據小區塊卡之邏輯區塊位址之16k 位元：區塊單位之資料，串列式地寫入快閃記憶體3内。 如别述’主機2G係進行根據小區塊之物理位址之16位元 組單位之隨機寫入操作。於此隨機寫入操作，一般經常發 生用以僅改寫大區塊(256k位元組)之一部分之處理。為 NAm)型快閃記憶體，僅以區塊為單位進行抹除，因此僅重 .、’、品鬼之邛为之情況，必須將重寫之新資料寫入於已抹 除之新區塊，&包含重寫成新資料之舊資料之舊區塊，將 、、、重寫之剠餘 > 料複製到新區塊。如此，僅重寫區塊一 部分之重寫處理由於伴隨無法重寫資料之複製動作（以下 稱為「捲附資料複製」），因此若經常發生僅重寫區塊一部 刀之處理，將非常增大負擔。因此，於本實施型態，按照 從主機20側所獲得之邏輯位址之順序，於大區塊卡側再度 分配物理位址，以減低發生僅區塊一部分之寫入，抑制負 擔增大。 圖7係表示大區塊卡内之NAND型快閃記憶體3之區塊格 式（抹除單位之256k位元組物理區塊量）之圖。 102156.doc -13- € 1273604 於大區塊卡，於抹除單位之256k位元組物理區塊中，包 含16個用以寫入相當於主機2〇側所管理之單位之位元 組之資料之區塊（以下稱為主機管理區塊）。於資料寫入時， 以小區塊卡之邏輯區塊位址之順序，配置有各資料。 各主機管理區塊係以8個頁面構成。各頁面包含4個量之 5 12位元組資料區域，並且包含對應於各資料區域之1〇位元 組ECC區域。又，於頁面中之最後之512位元組資料區域（第 • 四個512位元組資料區域）之後，亦設有24位元組管理資料 區域。因此，頁面中之最後之10位元組ECC區域，係為對 應於第四個512位元組資料區域及24位元組管理資料區域 雙方之構成。 並且’於各頁面之前頭位置，設有用以表示該頁面上之 缺陷行數（0〜4個）之4位元組之缺陷數資訊之區域。 又’於各頁面之最終位址，設有4位元組之預備區域。此 預備區域係考慮到在該頁面上產生缺陷行時所設置之區 _ 域。於該頁面上存在缺陷行之情況，於該缺陷行之位置， 寫入有作為虛擬（dummy)之1位元組之特定資料（最大至4 個）’後續資料之寫入位置往後方偏離。此結果，該預備區 域消耗該偏離部分而變窄。再者，圖7係例示未插入作為虛 擬之特定資料，未消耗預備區域之情況。 抹除單位之256k位元組物理區塊所含之128個之24位元 組管理資料區域之中，於例如：最後之24位元組管理資料 區域’集中儲存有：相當於從主機20側所送來之指令所取 得之物理區塊位址之位址資訊（以下稱為「主機管理物理位 102156.doc •14- 1273604 址」）’及相當於邏輯區塊位址之位址資訊（以下稱為「主機 管理邏輯區塊位址」）。 儲存於各256k位元組區塊内之「主機管理物理位址」及 「主機管理邏輯區塊位址」係使用於製作具有以圖4所說明 之小區塊卡物理·小區塊卡邏輯轉換層12之第一表，及具 有小區塊卡邏輯•大區塊卡物理轉換層丨3之第二表時。 圖8係表示主機2 0對於本實施型態之記憶卡j進行寫入時 之該記憶卡1之I/O插腳及R/B插腳之信號例之時序圖。 主機20係假定記憶卡為具有16k位元組之抹除區塊尺寸 之非揮發性記憶體，而控制記憶卡。例如：對於記憶卡寫 入時，主機20將串列資料輸入指令8〇H(H表示16進）輸入於 I/O插腳1〜8。其次，主機2〇係將行位址C/A及頁面位址p/A， 輸入於I/O插腳1〜8。再者在此，行位址C/A及頁面位址 係主機20對於記憶卡丨所設想之假想物理位址空間之行位 址及頁面位址。 並且，主機20係將寫入資料對於各個1/〇插腳輸入528 -人。具體而言，主機20係一面將對於寫入致能插腳之輸入 信號計時528次，一面對於各I/O插腳，依序移入528位元（所 有I/O插腳合計為528位元）之資料。若資料之移入結束，主 機20將程式指令10H輸入往I/O插腳1〜8。應答於此，記憶卡 將低位準信號輸出至其R/B插腳，表示記憶卡為忙碌狀態。 其後’於特定期間，對於R/B插腳輸出高位準之信號，表示 記憶卡為就緒狀態。 然而，圖8之R/B插腳之狀態僅是表示對於主機2〇，記憶 102156.doc -15 1273604 卡！為何種狀態。，亦即於圖8,即使應答於程式指令蘭之輸 入’ R/B插腳表示為忙碌狀態（亦即輸出低位準），仍不表示 在内部，實際進行對於NAND型快閃記憶體3之寫入動作（亦 即從頁面緩衝器對於記憶胞陣列之資料傳輪）。又，即使謂 插腳回復到就緒狀態，在内部，對於NAN_快閃記憶體3 之寫入動作未必實際結束。 圖9係表示對於本實施型態之記憶卡丨内之ναν〇型快閃 φ 記憶體3，該記憶卡1内之控制器4進行寫入時之NAND型快 . 閃記憶體3之1/0插腳及R/B插腳之信號例之時序圖。 控制器4係將NAND型快閃記憶體3認識為，具有256k位元 組之抹除區塊尺寸之非揮發性記憶體。例如··對MNand 型快閃記憶體3進行寫入時，控制器4係將串列資料輸入指 令80H(H表示16進）輸入往1/0插腳丨〜8。其次，控制器4係將 行位址C/A及頁面位址P/A輸入往I/O插腳〗〜8。再者在此， 行位址C/A及頁面位址P/A係控制器4對於NAND型快閃記 • 憶體3所設想之實際物理位址空間之行位址及頁面位址。因 此，圖8之行位址C/A及頁面位置p/a未必一致。 於本實施型態，控制器4係接續上述頁面位址p/A，將表 示该頁面上之缺陷行數（〇〜4個）之4位元組之切線數資訊（在 此稱為「D/I」），輸入往I/O插腳1〜8。 並且，控制器4將寫入資料，對於各個1/〇插腳ι〜8輸入 2 112_人。具體而吕，控制器4係一面將對於寫入致能插腳之 輸入信號計時2112次，一面對於各1/0插腳，依序移入2112 位元（所有I/O插腳合計為2112位元組）之資料。再者，圖9 102156.doc •16- 1273604 係例示缺陷行不存在於進行耷 罵入之頁面上之情況（亦即缺 陷欄數為〇之情況）。於在A 士 丨月凡）於存在有缺陷行之情況，在資料 D0〜D2 111中之該當位置，插 棚入有成為虛擬之特定資料。 若資料之移入結束，控制器4係將程式指令蘭輸入往ι/〇 插腳1〜8。應答於此，記憶卡係將低位準之信號輸出往其請 插腳，表示記憶卡為忙碌狀能。 一 〇 I不狀L。其後，於特定期間後，將 高位準信號輸出往R/B插腳，丧干々#上& μ 丨衣不5己憶卡為就緒狀態。圖9

之R/B插腳之狀態係表示對於控告 XT Λ ΧΤΤ>. j π ?工刺态4，NAND型快閃記憶 體3實際為何種狀態。 再者，於上述圖8及圖9,行位址C/A及頁面位址p/A之輸 入，分別以1個循環表示，但因應記憶卡丨之容量或财冊 型快閃記憶體3之容量，亦有適當地成為2循環以上之情況。 圖10係表示以圖2中所示之記憶體介面部5為中心之主要 部之概略構成圖。 如圖式，於纪憶體介面部5，具備Ecc處理電路3〇及行跨 • 越處理電路31。快閃記憶體3及緩衝器7之間之資料傳輸， 係經由此等ECC處理電路30及行跨越處理電路31而進行。 ECC處理電路30係對於從快閃記憶體3上所讀出之資料 等，檢查錯誤之有無，於檢測到錯誤之情況，進行錯誤訂 正之電路。 行跨越處理電路3丨係於從快閃記憶體3上有缺陷行之情 況，跨越該缺陷行之位置，以丨頁面為單位進行用以寫入串 列資料之控制。再者，頁面内之應跨越之缺陷行數及相當 於應跨越之缺陷行之位置之行位址（跨越位址），係於每次重 1 〇2156.doc 17 1273604 輸至行跨越處理 態之内容，將焦 頁面資料」）之寫 新檢測到缺陷時，從直性韌體之CPU8,傳 電路31。於以下，為了易於理解本實施型 點集中於1頁面量之串列資料（以下稱為「 入、讀出之處理。 上

延仃跨越處理電路31係於頁面資料寫入時，將表亍 入有該頁面資料之頁面（2112位元組⑽8位元組+64位: 組))内之缺陷行數(例如：〇個〜4個中之任一)之缺陷數次 訊’附加於該頁面資料之前頭，並且於該頁面資料中之: 應於缺陷行之位置（相當於跨越位址之位置），插人成為虛擬 之特定資料(以下稱為「虛擬資料」)之後，將該頁面資料傳 輸至快閃記憶體3側。作為虛擬資料係採用例如：,，FF"次 料。藉此將不會進行對於故障行寫人,,G,，，可將故障行從= 驗也對象冊!1除。再者，虛擬資料不限於”ff"資料，只要 可從寫入驗證對象刪除，其他的資料亦可。 w又，行跨越處理電路31係於f面資料讀出時，將附加於 :快閃記憶體3所讀出之頁面資料之缺陷數資訊，從該頁面 貝料抽出’並且參考此缺陷數資訊，將插入於該頁面資料 ^之虛擬資料，僅抽取表示於該缺陷f訊之數目之後，將 該頁面資料傳輸往主機。參考缺陷數資料必須要掌握在寫 入頁面資料之時點之缺陷數，^未以插人於頁面資料之虛 擬資料之數，進行該虛擬資料之抽取處理，無法正確重現 原本，頁面資料(例如：於寫入頁面資料時點之缺陷數為2 個1出時點之缺陷數增加至3個之情況，^對於頁面資料 進仃3次抽取處理，結果將連無須抽取之資料都抽取）。 J02I56.doc -18 · 1273604 圖11A〜圖llc係表示於寫入時之藉由行跨越處理電路31 所處理之頁面資料之格式例之圖。 一圖11A係表示缺陷行❹個之情況之袼式。此情況，格式 』員（位元組)係具有表π缺陷行為0個之缺陷數資訊。再 者’由於沒有應跨越之缺陷行，因此未插人虛擬資料。 —圖11Β係表示缺陷行為⑽之情況之袼式。此情況，格式 則頭（4位元組）係包含表示缺陷行為Hg)之缺陷數資訊。又，

於對應於缺陷行之位置，插入有虛擬資料。頁面資料之剩 餘4刀將錢方偏移此虛擬f料所插人之部分，格式後端 之預備區域變短。 一圖lie係表示缺陷行為2個之情況之袼式。此情況，格式 雨頭(4位元組)係包含表示缺陷行為2個之缺陷數資訊。又， 於對應於第一個缺陷行之位置，插入有第一個虛擬資料， 並且於對應於第二個缺陷行之位置，插入有第二個虛擬資 料。頁面資料之剩餘部分將往後方偏移此虛擬資料所插入 之部分，格式後端之預備區域變短。 圖12係表示圖11A〜圖llc中所示之缺陷數資訊之具體例 心越處理電路31係具有因應於缺陷行數之複數種位元 圖案卩作為缺陷數資訊。於本實施型態，使用如圖式之$ 種位7L圖案類型”〇”、類型”! ”、類型”2”、類型，T、類型”4”。 在此，各類型右側之數字表示缺陷行數。 、 ，位兀圖案係以複數位元（32位元）構成，即使於其中之 疋數位凡產生錯誤，仍可與其他位元圖案區別（再者，圖 i02\56.doc

Cs -19- 1273604 中之白色正方形表示值Γ1」，黑色正方形表示值「〇」）。 於圖式之例，於類型”丨”〜類 間之方格花紋，使咬路之二圖採用黑白相 便、、文路之方向不同或使黑白反 即使某種程度產生位元錯誤 。又°十成 型。 决彳乃了確Λ判斷位元圖案之類 ,、上述5種位元圖案中，若比較任意2種位元圖案，可知至 之值互異。亦即各位元圖案係設定成，各位元圖案 所具有之3 2位元中，5 0 / 以位7^全體位元數之1/4位元述) 八。因此，即使於某位元圖案產生錯誤，若1錯誤 位元數未滿8個，仍可與其他位元圖案區別。 —°、 =者’關於圖式之位元圖案之組合優異之理由或其變形 例4’將於後面詳述。 圖i 3係表不圖1 〇中戶斤+夕# + 甲斤不之仃~越處理電路31之内部構成 :區再者於此’將焦點集中在對應於快閃記憶體3 上之任思頁面之處理而說明。 如圖式’行跨越處理電路31具有：第—跨越位址暫存器 4卜弟二跨越位址暫存器42、第三跨越位址暫存器43、第 ::越位址暫存器44、跨越數設定暫存器45、傳輸位址計 -、傳輸位址•跨越位址比較器47、跨越 、錢插入部49、跨越數圖案核對判斷電路5〇、跨 、文暫存器5 1、虛擬抽取部5 2等。 第-〜第四跨越位址暫存器41〜44係記憶相當於頁面内岸 ill之而t陷行之位置之行位址（跨越位址），藉由執㈣體之 丁設定（寫入處理等）。第一跨越位址暫存器41係 102156.doc C? -20- 1273604 記憶頁面内之筮_ y 二 個跨越位址，第二跨越位址暫存器42係 ，^頁面内之第二個跨越位址，第三跨越位址暫存器43係 舌己f思頁面内之一 » 二個跨越位址，第四跨越位址暫存器44係 記憶頁面内之第四個跨越位址。 〇 跨越數暫存器45係記憶頁面内之應跨越之缺陷行數 (5越數）’藉由執行韋讀之CPU8而進行設定（寫人處理等）。 申傳輸位址叶數器46係在將從主機側所傳輸來之頁面資 ；、、陕門"己憶體3時，以及將從快閃記憶體3所讀出之 ' 傳輸往主機側時使用。此傳輸位址計數器46係 對於在主機與快閃記憶體3之間傳輸之頁面資料，從其前頭 依序計數該當之行位址(傳輸位址)。 傳輸位址•跨越位址比較器47係在將從主機側所傳 之頁面資斜，啻λ α ^ 、 冩入快閃記憶體3時，以及將從快閃記憶體3 所讀km料’往主機侧傳輸時使用。此比較㈣係 於寫入頁面資料時，使用與記憶在跨越數設定暫存器45之 、越T相同數目之跨越位址暫存器。例如：跨越數為4之情 況/取先芬考s己憶於第一跨越位址暫存器Μ之跨越位址， 其後依序以第二跨越位址暫存器42、第三跨越位址暫存器 :、第四跨越位址暫存器44之順序，參考對應之跨越位址。。 %越數若為1以上，比較器47依序比較由傳輸位址計數器46 所計數之傳輸位址，及分別記憶於各個跨越位址暫存器之 各個跨越位址，每者於 母田^生一致時’將虛擬資料之插入指示 傳运彺虛擬插入部4 9。 另方面’上述比較器47係於頁面資料讀出時，使用與 102156.doc -21 - 1273604 越數暫存器51(後述）之跨越數相同數目之跨越位 W。參考跨越位址之順序係與頁面資料寫入之情況 =°跨越數若為m上，比較器47依序比較由傳輸位址計 ㈣所計數之傳輸位址，及分別記憶於各個跨越位址暫 之各個跨越位址，每當發生一致時，將虛擬資料之抽 取指示傳送往虛擬抽取部52。

跨，數圖案產生電路48係使用於將從主機側所傳送來之 頁面貝料’在快閃記憶體3側寫人時。此電路48係產生作為 缺陷數資訊之圖12所示之5種位元圖案類型，,〇”、類型”/ 類''類型”3”、類型中，該當於設定在跨越數設定 暫存态45之跨越#i：n之類型之位元圖案類型，，，將此附加 於頁面資料之前頭。 、、虛擬插入部49係使用在將從主機側所傳送來之頁面資 料，寫入於快閃記憶體3側時。此虛擬插入部的係於從傳輸 止跨越位址比較器47接受到指示時，於頁面資料中插 入虛擬資料。 跨越數圖案核對判斷電路5G係使用在將從㈣記憶體3 所讀：之頁面資料，往主機側傳輸時。此電路5〇係抽取作 為缺fe數貝料，而附加於從快閃記憶體3所讀出之頁面資料 月j頭之位兀圖帛’此位元圖案之類型係藉由核對該當於類 里〇類型Γ’、類型’，2”、類型”3”、類型”4”中之何者而 判斷又，將對應於所判斷之位元圖案之類型之跨越數， 寫入於跨越數暫存器5 1。 跨越數暫存器51係使用在將從快閃記憶體3所讀出之頁 102156.doc -22- 1273604 面資料’往主機側傳輸時。此跨越數暫存器51係記憶藉由 跨越數圖案核對判斷電路50所設定之跨越數，由傳輸位 址•跨越位址比較器47所使用。 次虛擬抽取部52係使用在將從快閃記憶體3所讀出之頁面 資料，往主機侧傳輸時。此虛擬抽取部52係於從傳輸位址· 跨越位址比較器47接受到指示時，從頁面資料中抽取虛擬 資料。 • ，次，參考圖14,說明頁面資料寫入時之處理步驟。 每田於後發性地發生行缺陷時，藉由執行韌雔之cpu8， ㈣於應跨越之缺陷行之位置之行位址（跨越位址）係從第 5越位址暫存益41依序設定，而且缺陷行數（跨越數）設定 於跨越數設定暫存器4 5。 右頁面資料從主機側經由ECC處理電路3〇而傳送來，跨 赵數圖案產生電路48係產生作為缺陷數之複數位元圖案類 型’〇"、類型”1”、類型”2”、類型”3”、類型，，4，，中，該當於 • 設定在跨越數設定暫存器45之跨越數n之類型之位元圖案 類型’’η”，將此附加於頁面資料之前頭。 傳輸位址計數器46係對於從主機側傳送來之頁面資料， 攸其别頭依序計數該當之行位址（傳輸位址）。 若設定於跨越數設定暫存器45之跨越數為1以上，傳輸位 址跨越位址比較器47係使用與記憶在此跨越數設定暫存 為45之跨越數相同數目之跨越位址暫存器，依序比較由傳 輸位址計數器46所計數之傳輸位址，及分別記憶於各個跨 越位址暫存器之各個跨越位址，每當發生一料，將虛擬 102156.doc •23- 1273604 貧料之插入指示傳送往虛擬插入部49。 业插入Dp 49係於從傳輸位址·跨越位址比較器总 到指示時，於百而次W， 文又 、頁面貝料中插入虛擬資料。 +已進仃缺陷數資訊之附加及虛擬資料插人之後 面’係往快閃記憶體3側傳輸，並寫入於該當之頁面。 ^ ’參考圖15，說明頁面資料讀出時之處理步驟。 右從快閃記憶體3讀出頁面資料，跨越數圖案核對判斷電 ^取作為缺陷數資訊而附加於頁面資料前頭之位元圖 ’、’猎由核對而判斷此位元圖案之類型相當於類型”〇，，、類 型1”、類型”2”、類型"3，， 蜗I 4 T之何者。又，將對應 y斤判斷之位元圖案之類型之跨越數，寫人於跨越數暫存 器5 1。 跨越位址暫存器46係對於從快閃記憶體3所讀出之頁面 資料，從其前頭依序計數該當之行位址（傳輸位址）。

若設定於跨越數暫存器51之跨越數為1以上，傳輸位址· 跨越位址比較器47係使用與記憶在此跨越數暫存器Η之跨 越數相同數目之跨越位址暫存器，依序比較由傳輸位址計 數器46所計數之傳輸位址，及分別記憶於各個跨越位址暫 存器之各個跨越位址’每當發生一致時，將虛擬資料之抽 取指示往虛擬抽取部52傳送。 虛擬抽取部52係於從傳輸位址.跨越位址比較㈣接受 到指示時，從頁面資料令抽取虛擬資料。 欠如此已進行缺陷數資訊抽取及虛擬資料抽取之後之頁面 資料，係經由ECC處理電路30而傳輸至主機側。 102156.doc -24- 1273604 ;資訊之位元圖案之組合優異之理由或其變:例：陷 二圖：：元圖案中之白色正方形表示值「】」，黑色正方形 表不值「〇」。 ^ 圖16係表示採用「模式u為位元圖案之組合之情況， J使於附加在頁面資料之位元圖案類型"”產生4個位元錯 决，仍可正確判斷該位元圖案類型，，丨”之圖（個案1)。 圖中上段部係表示相#於「模式1之5種位元圖案。又， 中段部係表示由於在位元圖案類型，, 元錯誤’因此該當之位元值反轉之狀態。：者生^ =!值Γ1」為故障之位元錯誤之位置，白圈表示值「:、: 為故I1爭之位兀錯誤之位址。圖中之 中段部所示之發生錯誤之位元圖案，血又域部、不分別進行 圖案之核對之結果。圖中之斜線部表示值_致之位元 對值—致之1個位元值，附加1點，算 .μ,,, ^ , 八百敢回點數之位凡圖案為類型 因此可判斷此類型"Γ，為應求取之位元圖案。 圖Ο係表示採用「模式ld作為位元圖案之組合 :使於附加在頁面資料之位元圖案類型"】，，產生4個J元俨 誤（位7L之值為類似於類型，，3, 、曰 斷該位元圖案類型"i ”之圖(個案2) M ’仍可正•判 於此個案，时中段部係表示由於在位元圖案類型τ :，發生上述4個位元錯誤（位元之值為類似於類型"3”之狀 心之錯決）’因此該當之位元值反轉之狀態。又，圖中下段 102156.doc -25- 1273604 口p所不，核對处 ， 果，由於具有：/類型T之點數比類型"3"之點數高。結 此類型” ”為摩；:二之位元圖案為類型，T，因此可判斷 π竭來取之位元圖案。

圖18係表示採用「模A 即使於附加在頁;式」作為位元圖案之組合之情況， ★吳 貝料之位兀圖案類型”1"產生4個位元錯 Μ圖中二，斷該位元圖案類型””之圖(個案”。 中段部係表式」之5種位元圖案。又， 元錯誤，因== 位元圖案類型”1"中，發生上述4個位 矣-\ *之位元值反轉之狀態。圖中之下段部传 表不分別進行中段部所Μ T下奴箱 邱裕-4 c 生錯祆之位元圖案，與上段 4所不之5種位元圖案之 莴點赵夕Α Ό果。此情況，由於具有最 數之位元圖案為類型”卜因此可 取之位元圖案。 貝I i馬應衣 圖19係表示採用「模 权式2」作為位元圖案之組合之情況， 即使於附加在頁面咨树# 亨⑽一 、”4之位凡圖案類型，，1"產生4個位元錯 决（位兀之值為類似於類 斷兮仞一回也 頸^ 3之㈣之錯誤）’仍可正確判 斷5亥位兀圖案類型”1"之圖（個案2)。 於此個案，圖中中段邱在I —丄 M糸表不由於在位元圖案類型”1” 么生上述4個位元錯誤（位 之值為類似於類型”3 ”之狀 心之錯块），因此該當之位元 ☆rre _ 久锝之狀怨。又，圖中下段 邛所示，核對結果係類型”〗， 要士认曰士 之點數比類型”3”之點數高。結 果’由於具有最高點數之位 圖案為類型’’ 1 ”，因此可判斷 此類型””為應求取之位元圖案。 因此了㈣ 圖20係表示採用「模式2」 兀圍累之組合之情況， 102156.doc -26· 1273604 P使於附加在頁面育料之位元圖案類型T產生4個位元錯 誤:位元之值為類似於類型，，3”之狀態之錯誤)，仍可正確二 斷該位兀圖案類型，，0，，之圖（個案3)。 於：個案'，圖中中段部係表示由於在位元圖案類型"0” :’發生上述4個位元錯誤(位元之值為類似於類型”3"之狀 態之錯誤），因此該當之位元值反轉之狀態。又，圖中下段 部所示，核對結果係類型τ之點數比之點 果’由於具有最高點數之位元圖案為類型,1(),,，因此可判斷 此類型為應求取之位元圖案。 圖21係表示採用「模式2」作為位元圖案之組合之情況， 即使於附加在頁面資料之位元圖案類型，，〇”產生一方向性 之個位錯决，仍可正確判斷該位元圖案類型”〇”之 案 4)。 於：個案，圖中中段部係表示由於在位元圖案類型 中’發生上述-方向性之8個位元錯誤，因此該當之位 反轉之狀態。又，圖φ下於加α

Cl中下奴邛所示，核對結果係具有最 點數之位兀圖幸^fll ^ Λ ft ro ”為類i 〇，因此可判斷此類型π〇，，為 之位元圖案。 八取 圖22係表示採用「握彳 才果式2」作為位元圖案之組合之， 於附加在頁面資料夕# -囬& 一 、 抖之位几圖案類型，，〇"產生8個位元錯誤（位 兀之值為類似於類别，，1，丨々上At 、尘3之狀怨之錯誤）之例之圖（個案 於此個案，圖中中段部係表示由於在位元圖案類型"〇" 中，發生上述8個位开斜％ m 兀錯决，因此該當之位元值反轉 態。如圖中下段部％ - _ ^ 不’核對結果係具有最高點數之位元 102156.doc -27- 1273604 因此可知發生8個以上之位元錯 圖案為類型”0”及類型，，3，， 誤時難以判斷。 相杈於「模式丨」，上述「 耐受产 稹式2」在對於-方向性錯誤之 X或位7L圖案間之點數差之面優異。 再者/亦可將上述「模式2」之位元圖案之組合，變形為 圖23所示之「捃/士 支办馬 模式」（亦即亦可改變類型”〇，，之位元圖案 「模式2」之情況，採用「模认之情況可進 在類s"。'.發生-方向性之位元錯誤之情況之耐 之,丨主汐, ”茱4所不之一方向性之位元錯誤 月况，相料在「模式2」，類型T之點數為24點，於「模 式」成為比其高之2 8點。 ::，若根據本實施型態，於寫入頁面資料時，於後發 進缺陷行之情況，藉由將虛擬資料插入該當之處， :::越處理，可抑制錯誤率上升。又，藉由此處理，可 ^ 用以驗證寫人之資料之寫人驗證機能而執行不必 要之迴路處理’可防止記憶體全體之效能降低。 ^於寫入頁面資料時’藉由將缺陷數資訊附加於頁面 =，可於讀出頁面資料時參考該缺陷數資訊，因此可正 石㈣必要數目之虛擬資料’取得錯誤率低之頁面資料。 又，猎此可減低ECC處理之負载。 又，藉由準備因應缺陷行數之複數種位元圖案，以作為 =陷數資訊，即使於構成各位元圖案之複數位元中之-定 1:二產生錯誤，仍可與其他位元圖案區別而構成，可 k咼缺陷數資訊之可靠性。 102156.doc -28- 1273604 於上述實施型態之說明係表示’實際使用之快閃記憶體3 ,、區塊尺寸’比主機20所設想之快閃記憶體之抹除區 塊尺寸大之情況，但當然實際使用之快閃記憶體3之抹除區 A尺寸’與主機2G所設想之快閃記憶體之抹除區塊尺寸相 同亦可。 又於上述貫施型態之說明，舉例說明nand型快閃記憶 體作為非揮發性吞己憶體，但非揮發性記憶體不限於财鼎 φ 型快閃圮憶體，亦可適用其他種類之記憶體。 • 如以上所詳述，若根據本發明，可防止起因於行缺陷之 處理效能降低。 【圖式簡單說明】 圖1係表示搭載於關於本發明之一實施型態之記憶卡之 裝置類之概略構成之立體圖； 圖2係表示包含主機及上述記憶卡之構成之區塊圖； 圖3係表示主機所設想之快閃記憶體與實際使用之快閃. • 記憶體之資料配置之差異圖； 圖4係表示主機側系統及記憶卡（大區塊卡）之各溝通階 層之圖； 圖5A及圖5B係表示從主機側送來之指令之格式圖； 圖ό係表示將主機側所設想之區塊寫入操作與記憶卡（大 區塊卡）側所實際進行之寫入處理對比之圖； 圖7係表示大區塊卡内之快閃記憶體之區塊格式（抹除單 位之256k位元組物理區塊量）之圖； 圖8係表示主機對於本實施型態之記憶卡進行寫入時之 102156.doc •29- 1273604 6亥it、卡之I/O插腳及R/B插腳之信號例之時序圖； 圖9係表示對於本實施型態之記憶卡内之非揮發性記憶 體，該記憶卡内之控制器進行寫入時之記憶卡内之非揮發 性記憶體之I/O插腳及R/B插腳之信號例之時序圖； 圖10係表示以圖2中所示之記憶體介面部為中心之主要 部之概略構成圖； 圖11A〜圖lie係表示於寫入時之藉由行跨越處理電路所 處理之頁面資料之格式例之圖； 圖12係表示圖ι1Α〜圖llc中所示之缺陷數資訊之具體例 之圖； 圖13係表示圖1〇中所示之行跨越處理電路之内 區塊圖； 圖14係用以說明頁面資料寫入時之處理步驟圖 圖15係用以說明頁面資料讀出時之處理步驟圖 圖16係用以說明位元圖案之組合「模式丨」之產 誤時之個案1之圖； 圖1 7係用以說明位元圖案之組合「模式1」之產 誤時之個案2之圖； 圖18係用以說明位元圖案之組合「模式2」之產 誤時之個案1之圖； 圖19係用以說明位元圖案之組合「模 誤時之個案2之圖； 。圖20係用以說明位元圖案之組合「模式2」之產 誤時之個案3之圖； 部構成之 生位元錯 生位元錯 生位元錯 生位元錯 生位元錯 102156.doc -30- 1273604 圖21係用以說明位元圖案之組合厂 誤時之個案4之圖； 模式2」 之產生位元錯 圖22係用 誤時之個案 以說明位元圖案之組合「 5之圖；及 模式2」 之產生位元錯 圖23係用以說明位元圖案之組合「 【主要元件符號說明】 模式3」 之圖。 1 記憶卡 2 PCB基板 3 NAND型快閃記憶體 4 控制器 5 記憶體介面部 6 主機介面部 7 緩衝器 8 CPU 9 ROM 10 RAM 11 小區塊卡物理存取層 12 小區塊卡物理•小區塊卡邏輯轉換層 13 小區塊卡邏輯•大區塊卡物理轉換層 14 大區塊卡物理存取層 20 主機 21 應用軟體 21 應用軟體 22 樓案系統 102156.doc -31 - 1273604

23 24 30 31 41 42 43 44 45 46 47 48 49 50 51 52 驅動軟體 小區塊卡物理存取層 ECC處理電路 行跨越處理電路 第一跨越位址暫存器 第二跨越位址暫存器 第三跨越位址暫存器 第四跨越位址暫存器 跨越數設定暫存器 傳輸位址計數器 傳輸位址•跨越位址比較器 跨越數圖案產生電路 虛擬插入部 跨越數圖案核對判斷電路 跨越數暫存器 虛擬抽取部 102156.doc -32-

Claims (1)

1273604 十、申請專利範圍： h —種半導體裝置’其係具備： 半導體記憶體；及 時；行控=用"在將串列資料寫入前述半導雜記憶艘 =半導雜記憶體上之缺陷行之位置而寫 料之電路。 2·如請求項1之半導體#罟，甘*义、+、A 、/、中刖述電路係於串列資料之 寫入時，於該串列資料中 貝竹甲之對應於則述缺陷行之位置， 插入成為虛擬之特定眘料你 丰莫辨々陪牌/亥串列資料傳輸至前述 平導體圯憶體側。 3 ·如凊求項2之半導體裝置，i中前f /、中別述電路係於串列資料之 •寫：時，::表示寫入有該串列資料之區域内之缺陷行數 之、fe數 > 戒，附加於該串列資 輸至前述半導體記憶體側。4 ^串列資料傳 4·如請求項3之半導體裝置，其中前述電路係具備因库於缺 陷行數之複數種位元«，㈣W⑽㈣Λ 各位π圖案係以複數位元所構成，即使於 數：位元發生錯誤’仍可與其他位元圖案區別。 5.如清求項3之半導體裝置，1 浐 ，、中則述電路係於串列資料之 ;、：：附加於從前述半導體記憶體所讀出之串列資 料之-述缺陷數資訊，從該串列資料抽取 = 缺陷數資訊’將插入於該串列資料中之特定資：:：： 種記憶卡，其係具備·· 6. 取該缺陷數資訊所示之數目後，傳輸該串列資孝抽 —^ .Κώ. u —片 ί 丁 102156.doc 1273604 非揮發性半導體記憶體；及 控制器，其係進行押 體記情髀 工 用以跨越前述非揮發性半導 如：！ 行之位置而寫入串列資料者。 入時’、6之°己隱卡’其中前述控制器係於串列資料之寫 入時，於該串列資料中 甲幻貝科之寫 入成為虛擬之特定資料後；:前述缺陷行之位置，插 揮發性半導體記憶體側W料傳輸至前述非 8. 二:求項7之記憶卡，其中前述控制器 入時，將表示寫入有該串列資料之區^科之寫 缺陷數資訊，附加於該串„ ⑽之缺^于數之 至丽述非揮發性半導體記憶體側。 貝科傳輸 9. 如晴求項8之記憶卡，其中前述控 行數之複數種位元圖案；備因應於缺陷 各位元圖案係以複數位元所構成，即使於=， 數之位元發生錯誤，仍可與其他位元圖案區別、。之一疋 10. 如請求項8之記情卡，1^ “ £卡其中則述控制器係於串列資料〆 出時，將附加於從前述非揮發性半導體記^狀項 串列資料之前述缺陷數資訊，從該串列資;抽所讀出之 爹考此缺陷數資訊，將插入於該串取，並且 料’僅抽取該缺陷數資訊所示之數目後、二之特定資 料。 傳輪該串列資 102156.doc