KR100674544B1

KR100674544B1 - 메모리 카드 및 반도체 장치

Info

Publication number: KR100674544B1
Application number: KR1020050052866A
Authority: KR
Inventors: 히로시 스께가와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-06-21
Filing date: 2005-06-20
Publication date: 2007-01-29
Also published as: JP2006004367A; KR20060046485A; TW200620306A; US7366042B2; JP4256307B2; TWI273604B; US20050281089A1

Abstract

반도체 장치는, 반도체 메모리와, 상기 반도체 메모리에 시리얼 데이터를 기입할 때에, 해당 반도체 메모리 상의 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 행하는 회로를 구비한다.

시리얼 데이터, 결함 컬럼, 컨트롤러, 비트 패턴, 결함 수, 호스트, 비트 에러

Description

메모리 카드 및 반도체 장치{MEMORY CARD AND SEMICONDUCTOR DEVICE}

도 1은 본 발명의 일 실시예에 따른 메모리 카드에 탑재되는 디바이스류의 개략 구성을 도시하는 사시도.

도 2는 호스트와 상기 메모리 카드를 포함하는 구성을 도시하는 블록도.

도 3은 호스트가 상정하고 있는 플래시 메모리와, 실제로 사용하는 플래시 메모리의 데이터 배치의 차이를 도시하는 도면.

도 4는 호스트측 시스템 및 메모리 카드(대블록 카드)의 각 커뮤니케이션 계층을 도시하는 도면.

도 5a 및 도 5b는 호스트측으로부터 보내어져 오는 커맨드의 포맷을 도시하는 도면.

도 6은 호스트측이 상정하고 있는 블록 기입 조작과 메모리 카드(대블록 카드)측이 실제로 행하는 기입 처리를 대비하여 도시하는 도면.

도 7은 대블록 카드 내의 플래시 메모리의 블록 포맷(소거 단위인 256kByte 물리 블록분)을 도시하는 도면.

도 8은 본 실시예의 메모리 카드에 대하여 호스트가 기입을 행할 때의, 해당 메모리 카드의 I/O 핀과 R/B 핀의 신호의 예를 도시하는 타이밍차트.

도 9는 본 실시예의 메모리 카드 내의 불휘발성 메모리에 대하여, 해당 메모 리 카드 내의 컨트롤러가 기입을 행할 때의, 메모리 카드 내의 불휘발성 메모리의 I/O 핀과 R/B 핀의 신호의 예를 도시하는 타이밍차트.

도 10은 도 2에 도시한 메모리 인터페이스부를 중심으로 하는 주요부의 개략 구성을 도시하는 도면.

도 11a∼도 11c는 기입 시에 컬럼 스킵 처리 회로에 의해 처리된 페이지 데이터의 포맷예를 도시하는 도면.

도 12는 도 11a∼도 11c에 도시한 결함 수 정보의 구체예를 도시하는 도면.

도 13은 도 10에 도시한 컬럼 스킵 처리 회로의 내부 구성을 도시하는 블록도.

도 14는 페이지 데이터 기입 시의 처리 수순을 설명하기 위한 도면.

도 15는 페이지 데이터 판독 시의 처리 수순을 설명하기 위한 도면.

도 16은 비트 패턴의 조합 「MODEL-1」에서의 비트 에러 발생 시의 케이스1을 설명하기 위한 도면.

도 17은 비트 패턴이 조합 「MODEL-1」에서의 비트 에러 발생 시의 케이스2를 설명하기 위한 도면.

도 18은 비트 패턴의 조합 「MODEL-2」에서의 비트 에러 발생 시의 케이스1을 설명하기 위한 도면.

도 19는 비트 패턴의 조합 「MODEL-2」에서의 비트 에러 발생 시의 케이스2를 설명하기 위한 도면.

도 20은 비트 패턴의 조합 「MODEL-2」에서의 비트 에러 발생 시의 케이스3 을 설명하기 위한 도면.

도 21은 비트 패턴의 조합 「MODEL-2」에서의 비트 에러 발생 시의 케이스4를 설명하기 위한 도면.

도 22는 비트 패턴의 조합 「MODEL-2」에서의 비트 에러 발생 시의 케이스5를 설명하기 위한 도면.

도 23은 비트 패턴의 조합 「MODEL-3」을 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 카드

3 : NAND형 플래시 메모리

4 : 컨트롤러

5 : 메모리 I/F

6 : 호스트 I/F

7 : 버퍼

8 : CPU

9 : ROM

10 : RAM

20 : 호스트

30 : ECC

31 : 컬럼 스킵 처리 회로

[특허 문헌1] 일본 특개2003-178593

본 출원은 일본국 특허 출원 2004-182865(2004년 6월 21일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 불휘발성 반도체 메모리를 탑재한 메모리 카드에 관한 것으로, 특히 NAND형 플래시 메모리를 탑재한 메모리 카드 및 이 카드에 탑재되는 반도체 장치에 관한 것이다.

메모리 카드에 탑재되어 있는 불휘발성 반도체 메모리에서는, 컬럼의 결함이 후발적으로 발생하는 경우가 있다. 데이터 판독 시에, 컬럼의 결함에 의한 에러가 검출된 경우, 일반적으로, ECC(Error Checking and Correction) 처리에 의한 데이터 수복(修復)이 행해지고 있다.

또한, 데이터 기입 시에는, 결함 컬럼을 포함하는 영역이라도, 그 영역에 대하여 데이터를 강제로 기입하게 하는 방법 등도 있다.

또한, 일본국 특개2003-178593호 공보에는, 컬럼 리페어 회로를 설치함으로써, 결함이 발생한 메모리 셀에 대한 리페어(repair) 처리를 행하는 기술이 개시되어 있다.

그러나, 데이터 판독 시에 컬럼의 결함에 의한 에러가 발생할 때마다 ECC 처리에 의존하는 것은, ECC 처리에 부하가 집중될 뿐만 아니라, 데이터 판독 처리에 시간이 걸려, 메모리 전체의 퍼포먼스가 저하되게 되기 때문에, 바람직하다고는 할 수 없다.

한편, 결함 컬럼을 포함하는 영역에 대하여 데이터를 강제로 기입하는 것은, 에러 레이트의 증대를 초래하게 된다. 또한, 대상의 메모리가 NAND형 플래시 메모리 등인 경우, 기입한 데이터를 검증하기 위한 기입 베리파이(verify) 기능에 의한 루프 처리 횟수가 상한값에 도달하게 되어, 결과적으로 메모리 전체의 퍼포먼스가 저하되게 된다.

또한, 상기 문헌에 기재되는 컬럼 리페어 회로를 채용한 경우, 결함 컬럼에 대한 컬럼 리페어 처리에 상당한 시간이 소비되게 되어, 결과적으로 메모리 전체의 퍼포먼스가 저하되게 된다.

이러한 이유로, 컬럼의 결함에 기인하는 처리의 퍼포먼스의 저하를 방지할 수 있도록 하는 것이 요망되고 있다.

본 발명의 실시예에 따른 반도체 장치는, 반도체 메모리와, 상기 반도체 메모리에 시리얼 데이터를 기입할 때에, 해당 반도체 메모리 상의 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 행하는 회로를 구비한다.

본 발명의 실시예에 따른 메모리 카드는, 불휘발성 반도체 메모리와, 상기 불휘발성 반도체 메모리 상의 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 행하는 컨트롤러를 구비한다.

<실시예>

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 따른 메모리 카드에 탑재되는 디바이스류의 개략 구성을 도시하는 사시도이다.

본 실시예에 따른 메모리 카드(1)는, 도시한 바와 같이, PCB(Printed Circuit Board) 기판(2) 상에 NAND형 플래시 메모리(3) 및 컨트롤러(4)가 배치된 것으로 되어 있다. 상기 컨트롤러(4)에는, CPU(Central Processing Unit)(8)나 ROM(Read-Only Memory)(9) 등의 기능 블록이 탑재되어 있다. 각 디바이스의 상세에 대해서는 후에 설명한다. 또한, NAND형 플래시 메모리(3)는, 1개의 메모리 셀에 1비트의 정보를 기억하는 2치 메모리이어도 되고, 1개의 메모리 셀에 1비트보다 많은 정보(예를 들면 2비트)를 기억하는 다치 메모리이어도 된다. 또한, 도 1에서는, PCB(Printed Circuit Board) 기판(2) 상에 NAND형 플래시 메모리(3) 및 컨트롤러(4)가 배치된 경우를 도시하였지만, NAND형 플래시 메모리(3) 및 컨트롤러(4)는, 동일한 LSI(Large-scale Integration) 기판 상에 배치되어도 된다.

이하의 설명에서 사용하는 용어 「논리 블록 어드레스」, 「물리 블록 어드레스」는, 각각, 블록 자체의 논리 어드레스, 물리 어드레스를 의미하는 것이다. 또한, 「논리 어드레스」, 「물리 어드레스」는, 주로, 블록 자체의 논리 어드레스, 물리 어드레스를 의미하는 것이기는 하지만, 블록 단위보다 미세한 분해능의 단위에 상당하는 어드레스인 경우도 있을 수 있는 것을 나타내는 것이다.

도 2는 호스트와 상기 메모리 카드를 포함하는 구성을 도시하는 블록도이다. 또한, 도 1과 공통되는 요소에는 동일한 부호를 붙이고 있다.

호스트 기기(이하, 호스트로 칭함)(20)는, 접속되는 메모리 카드에 대하여 액세스를 행하기 위한 하드웨어 및 소프트웨어(시스템)를 구비하고 있다. 이 호스트(20)는, 메모리 카드 내부의 물리 상태(어느 곳의 물리 블록 어드레스에, 몇번째의 논리 섹터 어드레스 데이터가 포함되어 있는지, 혹은, 어느 곳의 블록이 소거 상태인지)를 관리하고, 메모리 카드 내의 플래시 메모리를 직접 제어하는 것으로서 구축되어 있다.

또한, 호스트(20)는, 소거 시의 소거 블록 사이즈가 16kByte로 정해져 있는 NAND형 플래시 메모리를 사용하는 것을 전제로 하여, 16kByte 단위로 논리·물리 어드레스의 할당을 행하며, 대부분의 경우, 논리 어드레스 16kByte분에 관하여 시켄셜(sequential)하게 라이트 액세스 혹은 리드 액세스를 행한다(해당하는 커맨드를 발행한다).

메모리 카드(1)는, 호스트(20)에 접속되었을 때에 전원 공급을 받아 동작하고, 호스트(20)로부터의 액세스에 따른 처리를 행한다. 이 메모리 카드(1)는, 상술한 바와 같이 NAND형 플래시 메모리(3) 및 컨트롤러(4)를 갖는다.

NAND형 플래시 메모리(3)는, 소거 시의 소거 블록 사이즈(소거 단위의 블록 사이즈)가 256kByte로 정해져 있는 불휘발성 메모리로서, 예를 들면 16kByte 단위로 데이터의 기입·판독을 행하도록 되어 있다. 이 NAND형 플래시 메모리(3)는, 예를 들면 0.09㎛ 프로세스 기술을 이용하여 제작된다. 즉, NAND형 플래시 메모리(3)의 디자인 룰은, 0.1㎛ 미만으로 되어 있다.

컨트롤러(4)는, 상술한 CPU(8) 및 ROM(9) 이외에, 메모리 인터페이스부(5), 호스트 인터페이스부(6), 버퍼(7), 및 RAM(Random Access Memory)(10)을 탑재하고 있다.

메모리 인터페이스부(5)는, 컨트롤러(4)와 NAND형 플래시 메모리(3) 사이의 인터페이스 처리를 행하는 것이다. 호스트 인터페이스부(6)는, 컨트롤러(4)와 호스트(20) 사이의 인터페이스 처리를 행하는 것이다.

버퍼(7)는, 호스트(20)로부터 보내어져 오는 데이터를 NAND형 플래시 메모리(3)에 기입할 때에, 일정량의 데이터(예를 들면 1페이지분)를 일시적으로 기억하거나, NAND형 플래시 메모리(3)로부터 판독되는 데이터를 호스트(20)에 송출할 때에, 일정량의 데이터를 일시적으로 기억하거나 하는 것이다.

CPU(8)는, 메모리 카드(1) 전체의 동작을 담당하는 것이다. 이 CPU(8)는, 예를 들면, 메모리 카드(1)가 전원 공급을 받았을 때에, ROM(9) 내에 저장되어 있는 펌웨어(제어 프로그램)를 RAM(10) 상에 로드하여 소정의 처리를 실행함으로써, 각종 테이블을 RAM(10) 상에서 작성하거나, 호스트(20)로부터 기입 커맨드, 판독 커맨드, 소거 커맨드를 받아 NAND형 플래시 메모리(3) 상의 해당 영역에 대한 액세스를 실행하거나, 버퍼(7)를 통한 데이터 전송 처리를 제어한다.

ROM(9)은, CPU(8)에 의해 사용되는 제어 프로그램 등을 저장하는 메모리이다. RAM(10)는, CPU(8)의 작업 영역으로서 사용되며, 제어 프로그램이나 각종 테이블을 기억하는 메모리이다.

도 3은 호스트(20)가 상정하고 있는 플래시 메모리와, 실제로 사용하는 플래시 메모리(즉, 메모리 카드(1) 내의 NAND형 플래시 메모리(3))의, 데이터 배치의 차이를 도시하고 있다.

호스트(20)가 상정하고 있는 플래시 메모리에서는, 각 페이지는 528Byte(512Byte분의 데이터 기억부+16Byte분의 용장부)를 갖고 있어, 32페이지분이 1개의 소거 단위(즉, 16kByte+0.5kByte(여기서, k는 1024))로 된다. 이하에서는, 이러한 플래시 메모리를 탑재한 카드를, 「소블록 카드」로 칭하는 경우가 있다.

한편, 실제로 사용하는 플래시 메모리(3)에서는, 각 페이지는 2112Byte(512Byte분의 데이터 기억부×4+10Byte분의 용장부×4+24Byte분의 관리 데이터 기억부)를 갖고 있어, 128페이지분이 하나의 소거 단위(즉, 256kByte+8kByte)로 된다. 이하에서는, 이러한 플래시 메모리(3)를 탑재한 카드를, 「대블록 카드」로 칭하는 경우가 있다. 또한, 이하의 설명에서는, 편의상, 블록 카드의 소거 단위를 16kByte로 부르고, 대블록 카드의 소거 단위를 256kByte로 부른다.

또한, 호스트(20)가 상정하고 있는 플래시 메모리와, 실제로 사용하는 플래시 메모리(3)는, 각각, 플래시 메모리에의 데이터 입출력을 행하기 위한 페이지 버퍼를 구비하고 있다. 호스트(20)가 상정하고 있는 플래시 메모리에 구비되는 페이지 버퍼의 기억 용량은, 528Byte(512Byte+16Byte)이다. 한편, 실제로 사용하는 플래시 메모리(3)에 구비되는 페이지 버퍼의 기억 용량은, 2112Byte(2048Byte+64Byte)이다. 데이터 기입 시 등에는, 각 페이지 버퍼는, 플래시 메모리에 대한 데이터 입출력 처리를, 자신의 기억 용량에 상당하는 1페이지분의 단위로 실행한다.

도 3의 예에서는, 실제로 사용하는 플래시 메모리(3)의 소거 블록 사이즈가, 호스트(20)가 상정하고 있는 플래시 메모리의 소거 블록 사이즈의 16배인 경우를 나타내었지만, 본 발명은 이에 한정되는 것이 아니라, 대략 정수배이면 다른 배율로 되도록 구성하는 것도 가능하다.

대블록 카드를 실용상 유효한 제품으로 하기 위해서는, 도 3에 도시한 플래시 메모리(3)의 기억 용량은 1G비트 이상인 것이 바람직하다. 플래시 메모리(3)의 기억 용량이 예를 들면 1G비트인 경우, 256kByte 블록(소거 단위)의 수는, 512개로 된다.

또한, 도 3에서는 소거 단위가 256kByte 블록인 경우를 예시하고 있지만, 소거 단위가 예를 들면 128kByte 블록으로 되도록 구축하는 것도 실용상 유효하다. 이 경우, 128kByte 블록의 수는 1024개로 된다.

또한, 도 3의 예에서는, 실제로 사용하는 플래시 메모리(3)의 소거 블록 사이즈가, 호스트(20)가 상정하고 있는 플래시 메모리의 소거 블록 사이즈보다 큰 경우를 나타내었지만, 본 발명은 이에 한정되는 것이 아니라, 실제로 사용하는 플래시 메모리(3)의 소거 블록 사이즈가, 호스트(20)가 상정하고 있는 플래시 메모리의 소거 블록 사이즈보다 작은 것으로서 구성하는 것도 가능하다.

도 4는 호스트(20)측 시스템 및 메모리 카드(1)(대블록 카드)의 각 커뮤니케이션 계층을 도시하는 도면이다.

호스트(20)측의 시스템은, 어플리케이션 소프트(21), 파일 시스템(22), 드라이버 소프트(23), 및 소블록 카드 물리 액세스층(24)을 갖는다. 한편, 메모리 카드(1)(대블록 카드)는, 소블록 카드 물리 액세스층(11), 소블록 카드 물리·소블록 카드 논리 변환층(12), 소블록 카드 논리·대블록 카드 물리 변환층(13), 및 대블록 카드 물리 액세스층(14)을 갖는다.

예를 들면, 호스트(20)측의 어플리케이션 소프트(21)가 파일의 기입을 파일 시스템(22)에 요구하면, 파일 시스템(22)은, 소블록 카드의 논리 블록 어드레스에 기초하여 시켄셜한 섹터 기입을 드라이버 소프트(23)에 지시한다. 이것을 받아, 드라이버 소프트(23)는, 소블록 카드의 논리 블록 어드레스에 기초하는 16kByte 블록마다의 시켄셜한 기입을 실현할 때에, 논리·물리 블록 변환을 행하여, 소블록 카드 물리 액세스층(24)을 통해, 소블록 카드의 물리 블록 어드레스에 의한 랜덤한 기입 커맨드를 대블록 카드에 대하여 발행하여, 데이터 전송을 행한다.

또한, 라이트 액세스에서는, 소블록 카드인 경우에도 대블록 카드인 경우에도, 프로토콜 상, (1) 커맨드, (2) 페이지 어드레스(로우 어드레스), (3) 컬럼 어드레스, (4) 데이터, (5) 프로그램 확인 커맨드 등의 순서로 정보의 송수신이 행해지는 것이 전제로 되어 있다.

대블록 카드측에서의 소블록 카드 물리 액세스층(11)은, 호스트(20)로부터 소블록 카드의 물리 블록 어드레스에 의한 기입 커맨드를 받으면, 물리 블록 어드레스나 데이터 외에, 이것에 부수하는 부수 데이터에 포함되어 있는 논리 블록 어드레스를 취득한다.

소블록 카드 물리·소블록 카드 논리 변환층(12)은, 데이터 판독 등의 시에 소블록 카드의 물리 블록 어드레스(16kByte 블록분에 대응)로부터 소블록 카드의 논리 블록 어드레스(16kByte 블록분에 대응)에의 변환 처리를 행하기 위한 제1 테 이블을 갖고 있다. 변환층(12)은, 소블록 카드 물리 액세스층(11)이 기입 커맨드를 받아 소블록 카드의 논리 블록 어드레스를 취득하였을 때에는 이것을 상기 제1 테이블에 반영시킨다. 물리 블록 어드레스에 관해서도, 상기 제1 테이블에 반영시킨다.

소블록 카드 논리·대블록 카드 물리 변환층(13)은, 데이터 판독 등의 시에 소블록 카드의 논리 블록 어드레스(시켄셜한 16kByte 블록×16개분에 대응)로부터 대블록 카드의 물리 블록 어드레스(256kByte 물리 블록분에 대응)에의 변환 처리를 행하기 위한 제2 테이블을 갖고 있다. 변환층(12)은, 소블록 카드 물리 액세스층(11)이 기입 커맨드를 받아 소블록 카드의 논리 블록 어드레스를 취득하였을 때에는 이것을 상기 제2 테이블에 반영시킨다.

대블록 카드 물리 액세스층(14)은, 소블록 카드 물리 액세스층(11)이 기입 커맨드를 받아 취득한 소블록 카드의 논리 블록 어드레스에 기초하여, 플래시 메모리(3) 내부의 데이터 배치를 결정하고, 256kByte 물리 블록 내에서 2kByte(1페이지) 단위로 시켄셜하게 16kByte분의 데이터를 기입한다. 또한, 대블록 카드 물리 액세스층(14)은, 취득한 소블록 카드의 논리 블록 어드레스나 물리 블록 어드레스를 플래시 메모리(3) 내부에서의 관리 데이터 영역 내의 소정 영역에 저장한다.

이와 같이 호스트(20)는 소블록 카드의 물리 블록 어드레스에 기초하는 커맨드를 발행하기 때문에, 대블록 카드측에서는, 소블록 카드의 물리 블록 어드레스에 대응하는 데이터가 어느 256kByte 물리 블록 내에 존재하는지 알 수 있도록 관리한다. 구체적으로는, 16kByte 블록마다 소블록 카드의 논리·물리 블록 어드레스의 대응 관계를 관리함과 함께, 소블록 카드의 연속한 256kByte 블록분의 논리 블록 어드레스에 대응하는 데이터가 대블록 카드 내의 어느 256kByte 물리 블록에 저장되어 있는지를 알 수 있도록 관리한다.

도 5a 및 도 5b는 호스트(20)측으로부터 보내어져 오는 커맨드의 포맷을 도시하는 도면이다.

호스트(20)측으로부터 보내어져 오는 커맨드의 패킷은, 도 5a에 도시한 바와 같이, 커맨드 종별 정보(여기서는 「기입」), 어드레스(물리 블록 어드레스), 데이터(콘텐츠 등의 실데이터 및 부수 데이터(512Byte+16Byte)) 등의 각종 정보를 포함하고 있다.

이러한 포맷의 패킷에서는, 도 5b에 도시한 바와 같이, 부수 데이터 16Byte 내의 소정의 위치에 소블록 카드의 「논리 블록 어드레스」(액세스 대상으로 되는 16kByte 블록에 대응하는 논리 어드레스)가 배치되어 있다. 대블록 카드는, 커맨드 종별 정보, 물리 블록 어드레스, 데이터를 취득하는 것 외에, 특히 상기 「논리 블록 어드레스」를 취득한다. 또한, 이 「논리 블록 어드레스」는, 판독 커맨드인 경우에는 부가되지 않는다.

도 6은 호스트(20)측이 상정하고 있는 블록 기입 조작과, 메모리 카드(1)(대블록 카드)측이 실제로 행하는 기입 처리를, 대비하여 도시하는 도면이다.

호스트(20)측(도 6의 좌측)에서는, 소블록 카드의 논리 어드레스에 기초하는 16kByte 블록 단위의 시켄셜한 기입 조작의 발생 시에, 소블록 카드의 물리 블록 어드레스에 의한 16kByte 블록 단위의 랜덤한 기입 조작을 행한다.

한편, 대블록 카드측(도 6의 우측)에서는, 호스트(20)측으로부터 기입 커맨드를 받은 경우, 소블록 카드의 논리 블록 어드레스에 기초하는 16kByte 블록 단위의 데이터를 플래시 메모리(3) 내에 시켄셜하게 기입한다.

상술한 바와 같이, 호스트(20)는, 소블록의 물리 어드레스에 의한 16Byte 단위의 랜덤한 기입 조작을 행한다. 이러한 랜덤한 기입 조작에서는, 일반적으로, 대블록(256kByte)의 일부만을 재기입하기 위한 처리가 다발한다. NAND형 플래시 메모리에서는 블록 단위로만 소거를 행할 수 있기 때문에, 블록의 일부만을 재기입하는 경우에는, 재기입할 신데이터를 소거 완료된 신블록에 기입하고, 신데이터로 재기입되는 구데이터를 포함하는 구블록으로부터, 재기입되지 않은 나머지 데이터를 신블록에 카피할 필요가 있다. 이와 같이, 블록의 일부만을 재기입하는 처리는, 재기입되지 않은 데이터의 카피 동작(이하, 「연루 데이터 카피」라고 칭함)을 수반하기 때문에, 블록의 일부만을 재기입하는 처리가 다발하면, 오버헤드가 매우 증대되게 된다. 따라서, 본 실시예에서는, 호스트(20)측으로부터 얻어지는 논리 어드레스의 순서에 따라, 대블록 카드측에서 물리 어드레스를 재차 할당함으로써, 블록의 일부만의 기입의 발생을 저감하여, 오버헤드의 증대를 억제하고 있다.

도 7은 대블록 카드 내의 NAND형 플래시 메모리(3)의 블록 포맷(소거 단위인 256kByte 물리 블록분)을 도시하는 도면이다.

대블록 카드에서는, 소거 단위인 256kByte 물리 블록 내에, 호스트(20)측이 관리하는 단위인 16kByte에 상당하는 데이터를 기입하기 위한 블록(이하, 호스트 관리 블록으로 칭함)이 16개분 포함되어 있다. 데이터 기입 시에는, 소블록 카드 의 논리 블록 어드레스의 순으로 개개의 데이터가 배치된다.

각 호스트 관리 블록은 8개의 페이지로 구성된다. 각 페이지는, 512Byte 데이터 영역을 4개분 포함함과 함께, 각 데이터 영역에 대응하는 10Byte ECC 영역을 포함하고 있다. 또한, 페이지 중의 최후의 512Byte 데이터 영역(4번째의 512Byte 데이터 영역) 후에는, 24Byte 관리 데이터 영역도 형성된다. 이 때문에, 페이지 중의 최후의 10Byte ECC 영역은, 4번째의 512Byte 데이터 영역과 24Byte 관리 데이터 영역의 양방에 대응하는 구성으로 되어 있다.

또한, 각 페이지의 선두 위치에는, 해당 페이지 상의 결함 컬럼의 수(0∼4개)를 나타내는 4Byte의 결함 수 정보를 위한 영역이 형성된다.

또한, 각 페이지의 최종 위치에는, 4Byte의 예비 영역이 형성된다. 이 예비 영역은, 해당 페이지 상에 결함 컬럼이 발생하였을 때를 고려하여 형성된 영역이다. 해당 페이지 상에 결함 컬럼이 존재하는 경우에는, 그 결함 컬럼의 위치에 더미로 되는 1Byte의 특정한 데이터(최대 4개까지)가 기입되어, 후속하는 데이터의 기입 위치는 후방으로 어긋난다. 이 결과, 그 어긋난 분만큼 해당 예비 영역이 소비되어 좁아지게 된다. 또한, 도 7은 더미로 되는 특정한 데이터가 삽입되어 있지 않아, 예비 영역이 소비되지 않은 경우를 예시하고 있다.

소거 단위인 256kByte 물리 블록에 포함되는 128개의 24Byte 관리 데이터 영역 중, 예를 들면 최후의 24Byte 관리 데이터 영역에는, 호스트(20)측으로부터 보내어져 오는 커맨드로부터 취득된 물리 블록 어드레스에 상당하는 어드레스 정보(이하, 「호스트 관리 물리 어드레스」로 칭함) 및 논리 블록 어드레스에 상당하는 어드레스 정보(이하, 「호스트 관리 논리 블록 어드레스」)가 통합되어 저장되도록 되어 있다.

각 256kByte 블록 내에 저장된 「호스트 관리 물리 어드레스」 및 「호스트 관리 논리 블록 어드레스」는, 도 4에 설명한 소블록 카드 물리·소블록 카드 논리 변환층(12)이 갖는 제1 테이블과, 소블록 카드 논리·대블록 카드 물리 변환층(13)이 갖는 제2 테이블을 작성할 때에 사용된다.

도 8은 본 실시예의 메모리 카드(1)에 대하여 호스트(20)가 기입을 행할 때의, 해당 메모리 카드(1)의 I/O 핀과 R/B 핀의 신호의 예를 도시하는 타이밍차트이다.

호스트(20)는, 메모리 카드는 16kByte의 소거 블록 사이즈를 갖는 불휘발성 메모리인 것으로 가정하여 메모리 카드를 제어하고 있다. 예를 들면, 메모리 카드에 대한 기입 시에는, 호스트(20)는, 시리얼 데이터 인풋 커맨드 80H(H는 16진을 나타냄)를 I/O 핀1∼8에 입력한다. 다음으로, 호스트(20)는, 컬럼 어드레스 C/A 및 페이지 어드레스 P/A를, I/O 핀1∼8에 입력한다. 또한, 여기서 컬럼 어드레스 C/A 및 페이지 어드레스 P/A는, 호스트(20)가 메모리 카드(1)에 대하여 상정하고 있는 가상 물리 어드레스 공간에서의 컬럼 어드레스 및 페이지 어드레스이다.

또한, 호스트(20)는, 기입 데이터를, I/O 핀1∼8의 개개에 대하여, 528회 입력한다. 구체적으로는, 호스트(20)는 라이트 인에이블 핀에의 입력 신호를 528회 클럭킹하면서, 각각의 I/O 핀에 대하여 528비트(모든 I/O 핀 합계로 528바이트)의 데이터를 순차적으로 시프트 인한다. 데이터의 시프트 인이 완료되면, 호스트(20)는, 프로그램 커맨드 10H를 I/O 핀1∼8에 입력한다. 이에 응답하여 메모리 카드는, 그 R/B 핀에 로우 레벨의 신호를 출력하여, 메모리 카드가 비지(busy) 상태인 것을 나타낸다. 그 후, 소정 기간 후에 R/B 핀에 하이 레벨의 신호를 출력함으로써 메모리 카드가 레디(ready) 상태로 된 것을 나타낸다.

그러나, 도 8에서의 R/B 핀의 상태는, 어디까지나 호스트(20)에 대하여 메모리 카드(1)가 어떠한 상태인지를 나타내는 것이다. 즉, 도 8에서, 프로그램 커맨드 10H의 입력에 응답하여, R/B 핀이 비지 상태(즉 로우 레벨을 출력)를 나타내었다고 해도, 내부에서 NAND형 플래시 메모리(3)에 대한 기입 동작(즉, 페이지 버퍼로부터 메모리 셀 어레이에의 데이터 전송)이 실제로 행해지고 있다고는 할 수 없다. 또한, R/B 핀이 레디 상태로 복귀하였다고 해도, 내부에서 NAND형 플래시 메모리(3)에 대한 기입 동작이 실제로 완료되어 있다고는 할 수 없다.

도 9는 본 실시예의 메모리 카드(1) 내의 NAND형 플래시 메모리(3)에 대하여, 해당 메모리 카드(1) 내의 컨트롤러(4)가 기입을 행할 때의, NAND형 플래시 메모리(3)의 I/O 핀과 R/B 핀의 신호의 예를 도시하는 타이밍차트이다.

컨트롤러(4)는, NAND형 플래시 메모리(3)는 256kByte의 소거 블록 사이즈를 갖는 불휘발성 메모리인 것으로 인식하고 있다. 예를 들면, NAND형 플래시 메모리(3)에 대한 기입 시에는, 컨트롤러(4)는, 시리얼 데이터 인풋 커맨드 80H(H는 16진을 나타냄)를 I/O 핀1∼8에 입력한다. 다음으로, 컨트롤러(4)는, 컬럼 어드레스 C/A 및 페이지 어드레스 P/A를, I/O 핀1∼8에 입력한다. 또한, 여기서 컬럼 어드레스 C/A 및 페이지 어드레스 P/A는, 컨트롤러(4)가 NAND형 플래시 메모리(3)에 대 하여 상정하고 있는 실물리 어드레스 공간에서의 컬럼 어드레스 및 페이지 어드레스이다. 따라서, 도 8에서의 컬럼 어드레스 C/A 및 페이지 어드레스 P/A는 반드시 일치하는 것은 아니다.

본 실시예에서는, 컨트롤러(4)는, 상기 페이지 어드레스 P/A에 연속하여, 해당 페이지 상의 결함 컬럼의 수(0∼4개)를 나타내는 4Byte의 결함 수 정보(여기서는「D/I」로 칭함)를 I/O 핀1∼8에 입력한다.

또한, 컨트롤러(4)는, 기입 데이터를, I/O 핀1∼8의 개개에 대하여, 2112회 입력한다. 구체적으로는, 컨트롤러(4)는, 라이트 인에이블 핀에의 입력 신호를 2112회 클럭킹하면서, 각각의 I/O 핀에 대하여 2112비트(모든 I/O 핀 합계로 2112바이트)의 데이터를 순차적으로 시프트 인한다. 또한, 도 9는 기입을 행하는 페이지 상에 결함 컬럼이 존재하지 않는 경우(즉, 결함 컬럼의 수가 0인 경우)를 예시하고 있다. 결함 컬럼이 존재하는 경우에는, 데이터 D0∼ D2111 중의 해당하는 위치에, 더미로 되는 특정한 데이터가 삽입되게 된다.

데이터의 시프트 인이 완료되면, 컨트롤러(4)는, 프로그램 커맨드 10H를 I/O 핀1∼8에 입력한다. 이에 응답하여 메모리 카드는, 그 R/B 핀에 로우 레벨의 신호를 출력하여, 메모리 카드가 비지 상태인 것을 나타낸다. 그 후, 소정 기간 후에 R/B 핀에 하이 레벨의 신호를 출력함으로써 메모리 카드가 레디 상태로 된 것을 나타낸다. 도 9에서의 R/B 핀의 상태는, 컨트롤러(4)에 대하여 NAND형 플래시 메모리(3)가 실제로 어떠한 상태인지를 나타내는 것이다.

또한, 상기 도 8 및 도 9에서는, 컬럼 어드레스 C/A 및 페이지 어드레스 P/A 의 입력을 각각 1개의 사이클로 나타내고 있지만, 메모리 카드(1)의 용량 또는 NAND형 플래시 메모리(3)의 용량에 따라, 적절하게 2사이클 이상으로 되는 경우도 있다.

도 10은 도 2에 도시한 메모리 인터페이스부(5)를 중심으로 하는 주요부의 개략 구성을 도시하는 도면이다.

도시한 바와 같이, 메모리 인터페이스부(5)에는, ECC 처리 회로(30) 및 컬럼 스킵 처리 회로(31)가 구비된다. 플래시 메모리(3)와 버퍼(7) 사이의 데이터 전송은, 이들 ECC 처리 회로(30) 및 컬럼 스킵 처리 회로(31)를 통해 행해진다.

ECC 처리 회로(30)는, 플래시 메모리(3)로부터 판독된 데이터 등에 대하여 에러의 유무를 체크하고, 에러가 검출된 경우에는 에러 정정을 행하는 회로이다.

컬럼 스킵 처리 회로(31)는, 플래시 메모리(3) 상에 결함 컬럼이 있는 경우에 해당 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 1페이지 단위로 행한다. 또한, 페이지 내의 스킵해야 할 결함 컬럼의 수, 및 스킵해야 할 결함 컬럼의 위치에 상당하는 컬럼 어드레스(스킵 어드레스)는, 결함이 새롭게 검출될 때마다, 펌웨어를 실행하는 CPU(8)로부터 컬럼 스킵 처리 회로(31)에 전달된다. 이하에서는, 본 실시예의 내용을 이해하기 쉽게 하기 위해, 1페이지분의 시리얼 데이터(이하, 「페이지 데이터」라고 함)의 기입·판독의 처리에 초점을 두고 설명한다.

상기 컬럼 스킵 처리 회로(31)는, 페이지 데이터의 기입 시에는, 해당 페이지 데이터가 기입되는 페이지(2112Byte(2048Byte+64Byte)) 내의 결함 컬럼의 수(예 를 들면, 0개∼4개 중 어느 하나)를 나타내는 결함 수 정보를 해당 페이지 데이터의 선두에 부가함과 함께, 해당 페이지 데이터 중에서의 결함 컬럼에 대응하는 위치(스킵 어드레스에 상당하는 위치)에 더미로 되는 특정한 데이터(이하, 「더미 데이터」라고 함)를 삽입한 후에, 해당 페이지 데이터를 플래시 메모리(3)측에 전송한다. 더미 데이터로서는, 예를 들면 "FF" 데이터가 채용된다. 이에 의해, 불량 컬럼에의 "0" 기입이 행해지지 않아, 불량 컬럼을 기입 베리파이 대상으로부터 제외할 수 있다. 또한, 더미 데이터는, "FF" 데이터에 한정되지 않는다. 기입 베리파이 대상으로부터 제외할 수 있는 것이면, 다른 데이터이어도 된다.

또한, 컬럼 스킵 처리 회로(31)는, 페이지 데이터의 판독 시에는, 플래시 메모리(3)로부터 판독되는 페이지 데이터에 부가되어 있는 결함 수 정보를 해당 페이지 데이터로부터 발취함과 함께, 이 결함 수 정보를 참조하여, 해당 결함 수 정보에 표시되는 수만큼 해당 페이지 데이터 중에 삽입되어 있는 더미 데이터를 발취한 후에, 해당 페이지 데이터를 호스트측으로 전송한다. 결함 수 정보를 참조하는 것은, 페이지 데이터의 기입을 행한 시점에서의 결함 수를 파악할 필요가 있기 때문이며, 페이지 데이터에 삽입한 더미 데이터의 수만큼 해당 더미 데이터의 발취 처리를 하지 않으면 원래의 페이지 데이터를 정확하게 재현할 수 없기 때문이다(예를 들면, 페이지 데이터의 기입을 행한 시점에서의 결함 수가 2개이고, 판독을 행하는 시점에서의 결함 수가 3개로 증가하고 있는 경우에, 만일 페이지 데이터에 대하여 3회의 발취 처리를 행하게 되면, 발취할 필요가 없는 데이터까지 발취되게 되는 결과로 된다).

도 11a∼도 11c는, 기입 시에 컬럼 스킵 처리 회로(31)에 의해 처리된 페이지 데이터의 포맷예를 도시하는 도면이다.

도 11a는 결함 컬럼이 0개인 경우의 포맷을 도시하고 있다. 이 경우, 포맷의 선두(4Byte)는, 결함 컬럼이 0개인 것을 나타내는 결함 수 정보를 갖는다. 또한, 스킵해야 할 결함 컬럼은 없기 때문에, 더미 데이터는 삽입되지 않는다.

도 11b는 결함 컬럼이 1개인 경우의 포맷을 도시하고 있다. 이 경우, 포맷의 선두(4Byte)는, 결함 컬럼이 1개인 것을 나타내는 결함 수 정보를 포함한다. 또한, 결함 컬럼에 대응하는 위치에 더미 데이터가 삽입된다. 이 더미 데이터를 삽입한 분만큼, 페이지 데이터의 나머지 부분은 후방으로 시프트되어, 포맷의 후단의 예비 영역이 짧아진다.

도 11c는 결함 컬럼이 2개인 경우의 포맷을 도시하고 있다. 이 경우, 포맷의 선두(4Byte)는, 결함 컬럼이 2개인 것을 나타내는 결함 수 정보를 포함한다. 또한, 1개째의 결함 컬럼에 대응하는 위치에 1개째의 더미 데이터가 삽입됨과 함께, 2개째의 결함 컬럼에 대응하는 위치에 2개째의 더미 데이터가 삽입된다. 이들 더미 데이터를 삽입한 분만큼, 페이지 데이터의 나머지 부분은 후방으로 시프트되어, 포맷의 후단의 예비 영역이 짧아진다.

도 12는 도 11a∼도 11c에 도시되는 결함 수 정보의 구체예를 도시하는 도면이다.

컬럼 스킵 처리 회로(31)는, 결함 수 정보로서, 결함 컬럼의 수에 따른 복수 종류의 비트 패턴을 갖고 있다. 본 실시예에서는, 도시한 바와 같이 5종류의 비트 패턴 Type"0", Type"1", Type"2", Type"3", Type"4"를 사용한다. 여기서, 각 Type의 우측의 숫자는, 결함 컬럼의 수를 나타내고 있다.

각 비트 패턴은 복수의 비트(32bit)로 구성되며, 그 중의 일정 수의 비트에 에러가 발생해도 다른 비트 패턴과의 구별이 가능하도록 되어 있다(또한, 도면에서의 흰 정방형은 값 「1」을 나타내고, 검은 정방형은 값 「0」을 나타내고 있다). 도시한 예에서는, Type"1"∼Type"4"의 비트 패턴에 체크 무늬를 채용하고, 줄무늬의 방향을 다르게 하거나 흑백을 반전시킴으로써, 비트 에러가 어느 정도 발생해도 비트 패턴의 타입을 확실하게 판별할 수 있도록 고안되어 있다.

상기 5종류의 비트 패턴 중, 임의의 2개의 비트 패턴을 비교해 보면, 적어도 8비트의 값이 상호 상위하고 있는 것을 알 수 있다. 즉, 각 비트 패턴은, 각 비트 패턴이 갖는 32비트 중, 적어도 8비트(전체 비트 수의 1/4의 비트 수)의 값이 상호 상위하도록 설정되어 있다. 이 때문에, 임의의 비트 패턴에 에러가 발생해도, 그 에러 비트 수가 8개 미만이면, 다른 비트 패턴과 구별할 수 있다.

또한, 도시한 비트 패턴의 조합이 우수한 이유나, 그 변형예 등에 대해서는, 후에 상세히 설명한다.

도 13은 도 10에 도시한 컬럼 스킵 처리 회로(31)의 내부 구성을 도시하는 블록도이다. 또한, 여기서는, 플래시 메모리(3) 상의 임의의 페이지에 대응한 처리에 초점을 두고 설명한다.

컬럼 스킵 처리 회로(31)는, 도시한 바와 같이, 제1 스킵 어드레스 레지스터(41), 제2 스킵 어드레스 레지스터(42), 제3 스킵 어드레스 레지스터(43), 제4 스 킵 어드레스 레지스터(44), 스킵 수 설정 레지스터(45), 전송 어드레스 카운터(46), 전송 어드레스·스킵 어드레스 비교기(47), 스킵 수 패턴 생성 회로(48), 더미 삽입부(49), 스킵 수 패턴 대조 판정 회로(50), 스킵 수 레지스터(51), 더미 발취부(52) 등을 갖고 있다.

제1∼제4 스킵 어드레스 레지스터(41∼44)는, 페이지 내의 스킵해야 할 결함 컬럼의 위치에 상당하는 컬럼 어드레스(스킵 어드레스)를 기억하는 것으로, 펌웨어를 실행하는 CPU(8)에 의해 설정(기입 처리 등)이 행해진다. 제1 스킵 어드레스 레지스터(41)는 페이지 내의 1개째의 스킵 어드레스를 기억하는 것이고, 제2 스킵 어드레스 레지스터(42)는 2개째의 스킵 어드레스를 기억하는 것이고, 제3 스킵 어드레스 레지스터(43)는 3개째의 스킵 어드레스를 기억하는 것이고, 제4 스킵 어드레스 레지스터(44)는 4개째의 스킵 어드레스를 기억하는 것이다.

스킵 수 설정 레지스터(45)는, 페이지 내의 스킵해야 할 결함 컬럼의 수(스킵 수)를 기억하는 것으로, 펌웨어를 실행하는 CPU(8)에 의해 설정(기입 처리 등)이 행해진다.

전송 어드레스 카운터(46)는, 호스트측으로부터 전송되어 오는 페이지 데이터를 플래시 메모리(3)측에 기입할 때, 및 플래시 메모리(3)로부터 판독되는 페이지 데이터를 호스트측에 전송할 때에 사용된다. 이 전송 어드레스 카운터(46)는, 호스트와 플래시 메모리(3) 사이에서 전송되는 페이지 데이터에 대하여, 그 선두로부터 순서대로, 해당하는 컬럼 어드레스(전송 어드레스)를 카운트한다.

전송 어드레스·스킵 어드레스 비교기(47)는, 호스트측으로부터 전송되어 오 는 페이지 데이터를 플래시 메모리(3)측에 기입할 때, 및 플래시 메모리(3)로부터 판독되는 페이지 데이터를 호스트측에 전송할 때에 사용된다. 이 비교기(47)는, 페이지 데이터 기입 시에는, 스킵 수 설정 레지스터(45)에 기억되어 있는 스킵 수와 동수의 스킵 어드레스 레지스터를 사용한다. 예를 들면, 스킵 수가 4인 경우, 제1 스킵 어드레스 레지스터(41)에 기억되어 있는 스킵 어드레스를 최초로 참조하고, 그 후에는, 제2 스킵 어드레스 레지스터(42), 제3 스킵 어드레스 레지스터(43), 제4 스킵 어드레스 레지스터(44)의 순으로, 대응하는 스킵 어드레스를 참조한다. 스킵 수가 1 이상이면, 비교기(47)는, 전송 어드레스 카운터(46)에 의해 카운트되는 전송 어드레스와, 개개의 스킵 어드레스 레지스터에 각각 기억되어 있는 개개의 스킵 어드레스를 순서대로 비교하고, 일치가 발생할 때마다, 더미 데이터의 삽입 지시를 더미 삽입부(49)에 보낸다.

한편, 상기 비교기(47)는, 페이지 데이터 판독 시에는, 스킵 수 레지스터(51)(후술)에 기억되어 있는 스킵 수와 동수의 스킵 어드레스 레지스터를 사용한다. 스킵 어드레스를 참조하는 순서는, 페이지 데이터 기입의 경우와 동일하다. 스킵 수가 1 이상이면, 비교기(47)는, 전송 어드레스 카운터(46)에 의해 카운트되는 전송 어드레스와, 개개의 스킵 어드레스 레지스터에 각각 기억되어 있는 개개의 스킵 어드레스를 순서대로 비교하고, 일치가 발생할 때마다, 더미 데이터의 발취 지시를 더미 발취부(52)에 보낸다.

스킵 수 패턴 생성 회로(48)는, 호스트측으로부터 전송되어 오는 페이지 데이터를 플래시 메모리(3)측에 기입할 때에 사용된다. 이 회로(48)는, 결함 수 정 보로서 도 12에 도시한 5종류의 비트 패턴 Type"0", Type"1", Type"2", Type"3", Type"4" 중, 스킵 수 설정 레지스터(45)에 설정되어 있는 스킵 수 n에 해당하는 타입의 비트 패턴 Type"n"을 생성하고, 이것을 페이지 데이터의 선두에 부가하는 것이다.

더미 삽입부(49)는, 호스트측으로부터 전송되어 오는 페이지 데이터를 플래시 메모리(3)측에 기입할 때에 사용된다. 이 더미 삽입부(49)는, 전송 어드레스·스킵 어드레스 비교기(47)로부터 지시를 받았을 때에, 페이지 데이터 중에 더미 데이터를 삽입한다.

스킵 수 패턴 대조 판정 회로(50)는, 플래시 메모리(3)로부터 판독되는 페이지 데이터를 호스트측에 전송할 때에 사용된다. 이 회로(50)는, 플래시 메모리(3)로부터 판독되는 페이지 데이터의 선두에 결함 수 정보로서 부가되어 있는 비트 패턴을 발취하고, 이 비트 패턴의 타입이 Type"0", Type"1", Type"2", Type"3", Type"4" 중 어느 것에 해당하는 것인지를 대조에 의해 판정한다. 또한, 판정된 비트 패턴의 타입에 대응하는 스킵 수를, 스킵 수 레지스터(51)에 기입한다.

스킵 수 레지스터(51)는, 플래시 메모리(3)로부터 판독되는 페이지 데이터를 호스트측에 전송할 때에 사용된다. 이 스킵 수 레지스터(51)는, 스킵 수 패턴 대조 판정 회로(50)에 의해 설정된 스킵 수를 기억하는 것으로, 전송 어드레스·스킵 어드레스 비교기(47)에 의해 사용된다.

더미 발취부(52)는, 플래시 메모리(3)로부터 판독되는 페이지 데이터를 호스트측에 전송할 때에 사용된다. 이 더미 발취부(52)는, 전송 어드레스·스킵 어드 레스 비교기(47)로부터 지시를 받았을 때에, 페이지 데이터 중으로부터 더미 데이터를 발취한다.

다음으로, 도 14를 참조하여, 페이지 데이터 기입 시의 처리 수순을 설명한다.

컬럼의 결함이 후발적으로 발생할 때마다, 펌웨어를 실행하는 CPU(8)에 의해, 스킵해야 할 결함 컬럼의 위치에 상당하는 컬럼 어드레스(스킵 어드레스)가 제1 스킵 어드레스 레지스터(41)로부터 순서대로 설정되며, 또한, 결함 컬럼의 수(스킵 수)가 스킵 수 설정 레지스터(45)에 설정된다.

호스트측으로부터 ECC 처리 회로(30)를 경유하여 페이지 데이터가 전송되어 오면, 스킵 수 패턴 생성 회로(48)는, 결함 수 정보로서의 복수의 비트 패턴 Type"0", Type"1", Type"2", Type"3", Type"4" 중, 스킵 수 설정 레지스터(45)에 설정되어 있는 스킵 수 n에 해당하는 타입의 비트 패턴 Type"n"을 생성하고, 이것을 페이지 데이터의 선두에 부가한다.

전송 어드레스 카운터(46)는, 호스트측으로부터 전송되어 오는 페이지 데이터에 대하여, 그 선두로부터 순서대로, 해당하는 컬럼 어드레스(전송 어드레스)를 카운트한다.

전송 어드레스·스킵 어드레스 비교기(47)는, 스킵 수 설정 레지스터(45)에 설정되어 있는 스킵 수가 1 이상이면, 이 스킵 수 설정 레지스터(45)에 기억되어 있는 스킵 수와 동수의 스킵 어드레스 레지스터를 사용하여, 전송 어드레스 카운터(46)에 의해 카운트되는 전송 어드레스와, 개개의 스킵 어드레스 레지스터에 각각 기억되어 있는 개개의 스킵 어드레스를 순서대로 비교하고, 일치가 발생할 때마다, 더미 데이터의 삽입 지시를 더미 삽입부(49)에 보낸다.

더미 삽입부(49)는, 전송 어드레스·스킵 어드레스 비교기(47)로부터 지시를 받았을 때에, 페이지 데이터 내에 더미 데이터를 삽입한다.

이렇게 해서 결함 수 정보의 부가 및 더미 데이터의 삽입이 행해진 후의 페이지 데이터는, 플래시 메모리(3)측에 전송되어, 해당하는 페이지에 기입된다.

다음으로, 도 15를 참조하여, 페이지 데이터 판독 시의 처리 수순을 설명한다.

플래시 메모리(3)로부터 페이지 데이터가 판독되면, 스킵 수 패턴 대조 판정 회로(50)는, 페이지 데이터의 선두에 결함 수 정보로서 부가되어 있는 비트 패턴을 발취하여, 이 비트 패턴의 타입이 Type"0", Type"1", Type"2", Type"3", Type"4" 중 어느 것에 해당하는 것인지를 대조에 의해 판정한다. 또한, 판정된 비트 패턴의 타입에 대응하는 스킵 수를, 스킵 수 레지스터(51)에 기입한다.

전송 어드레스 카운터(46)는, 플래시 메모리(3)로부터 판독된 페이지 데이터에 대하여, 그 선두로부터 순서대로, 해당하는 컬럼 어드레스(전송 어드레스)를 카운트한다.

전송 어드레스·스킵 어드레스 비교기(47)는, 스킵 수 레지스터(51)에 설정되어 있는 스킵 수가 1 이상이면, 이 스킵 수 레지스터(51)에 기억되어 있는 스킵 수와 동수의 스킵 어드레스 레지스터를 사용하여, 전송 어드레스 카운터(46)에 의해 카운트되는 전송 어드레스와, 개개의 스킵 어드레스 레지스터에 각각 기억되어 있는 개개의 스킵 어드레스를 순서대로 비교하고, 일치가 발생할 때마다, 더미 데이터의 발취 지시를 더미 발취부(52)에 보낸다.

더미 발취부(52)는, 전송 어드레스·스킵 어드레스 비교기(47)로부터 지시를 받았을 때에, 페이지 데이터 중으로부터 더미 데이터를 추출한다.

이렇게 해서 결함 수 정보의 발취 및 더미 데이터의 발취가 행해진 후의 페이지 데이터는, ECC 처리 회로(30)를 경유하여 호스트측으로 전송된다.

이하, 도 16∼도 23을 참조하여, 본 실시예에서의 결함 수 정보로서의 비트 패턴의 조합이 우수한 이유나 그 변형예에 대하여 설명한다. 또한, 각 도면의 비트 패턴 중에서의 흰 정방형은 값 「1」을 나타내고, 검은 정방형은 값 「0」을 나타내고 있다.

도 16은 비트 패턴의 조합으로서 「MODEL-1」을 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"1"에 4개의 비트 에러가 발생해도, 해당 비트 패턴 Type"1"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스1).

도면에서의 상단부는, 「MODEL-1」에 상당하는 5종류의 비트 패턴을 나타내고 있다. 또한, 중단부는, 비트 패턴 Type"1" 중에 상기 4개의 비트 에러가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 또한, 도면에서의 검은 동그라미는 값 「1」이 불량인 비트 에러의 위치를 나타내며, 흰 동그라미는 값 「0」이 불량인 비트 에러의 위치를 나타내고 있다. 도면에서의 하단부는, 중단부에 도시되는 에러가 발생한 비트 패턴과, 상단부에 도시되는 5종류의 비트 패턴과의 대조를 각각 행한 결과를 나타내고 있다. 도면에서의 사선부는, 값이 일치하는 비트를 나타내고 있다. 또한, 값이 일치하는 비트 1개에 관하여, 1점을 부가하여, 각 비트 패턴의 점수가 산출되어 있다. 이 경우, 가장 높은 점수를 갖는 비트 패턴은 Type"1"이기 때문에, 이 Type"1"이 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 17은, 비트 패턴의 조합으로서 「MODEL-1」을 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"1"에 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생해도, 해당 비트 패턴 Type"1"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스2).

이 케이스에서는, 도면에서의 중단부는, 비트 패턴 Type"1" 중에 상기 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 또한, 도면에서의 하단부에 도시한 바와 같이, 대조 결과에서는, Type"1"의 점수는 Type"3"의 점수보다 높다. 결국, 가장 높은 점수를 갖는 비트 패턴은 Type"1"이기 때문에, 이 Type"1"이 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 18은, 비트 패턴의 조합으로서 「MODEL-2」를 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"1"에 4개의 비트 에러가 발생해도, 해당 비트 패턴 Type"1"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스1).

도면에서의 상단부는, 「MODEL-2」에 상당하는 5종류의 비트 패턴을 나타내고 있다. 또한, 중단부는, 비트 패턴 Type"1 "중에 상기 4개의 비트 에러가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 도면에서의 하단부는, 중단부에 도시되는 에러가 발생한 비트 패턴과, 상단부에 도시되는 5종류의 비트 패턴의 대조를 각각 행한 결과를 나타내고 있다. 이 경우, 가장 높은 점수를 갖는 비트 패턴은 Type"1"이기 때문에, 이 Type"1"이 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 19는, 비트 패턴의 조합으로서 「MODEL-2」를 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"1"에 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생해도, 해당 비트 패턴 Type"1"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스2).

이 케이스에서는, 도면에서의 중단부는, 비트 패턴 Type"1" 중에 상기 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 또한, 도면에서의 하단부에 도시한 바와 같이, 대조 결과에서는, Type"1"의 점수는 Type"3"의 점수보다 높다. 결국, 가장 높은 점수를 갖는 비트 패턴은 Type"1"이기 때문에, 이 Type"1" 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 20은 비트 패턴의 조합으로서 「MODEL-2」를 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"0"에 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생해도, 해당 비트 패턴 Type"0"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스3).

이 케이스에서는, 도면에서의 중단부는, 비트 패턴 Type"0" 중에 상기 4개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 또한, 도면에서의 하단부에 도시한 바와 같이, 대조 결과에서는, Type"0"의 점수는 Type"3"의 점수보다 높다. 결국, 가장 높은 점수를 갖는 비트 패턴은 Type"0"이기 때문에, 이 Type"0"이 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 21은 비트 패턴의 조합으로서 「MODEL-2」를 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"0"에 일방향성의 8개의 비트 에러가 발생해도, 해당 비트 패턴 Type"0"을 정확하게 판정할 수 있는 것을 도시하는 도면이다(케이스4).

이 케이스에서는, 도면에서의 중단부는, 비트 패턴 Type"0" 중에 상기 일방향성의 8개의 비트 에러가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 도면에서의 하단부에 도시한 바와 같이, 대조 결과에서는, 가장 높은 점수를 갖는 비트 패턴은 Type"0"이기 때문에, 이 Type"0"이 구해야 할 비트 패턴인 것으로 판정할 수 있다.

도 22는 비트 패턴의 조합으로서 「MODEL-2」를 채용한 경우에, 페이지 데이터에 부가되어 있는 비트 패턴 Type"0"에 8개의 비트 에러(비트의 값이 Type"3"에 유사한 상태로 되는 에러)가 발생한 예를 도시하는 도면이다(케이스5).

이 케이스에서는, 도면에서의 중단부는, 비트 패턴 Type"0" 중에 상기 8개의 비트 에러가 발생하였기 때문에 해당하는 비트의 값이 반전된 상태를 나타내고 있다. 도면에서의 하단부에 도시한 바와 같이, 대조 결과에서는, 가장 높은 점수를 갖는 비트 패턴은 Type"0" 및 Type"3"이기 때문에, 8개 이상의 비트 에러가 발생하 였을 때에는 판별이 곤란한 것을 알 수 있다.

상술한 「MODEL-2」는, 「MODEL-1」에 비해, 일방향성의 에러에 대한 내성이나 비트 패턴간의 점수차의 면에서 우수하다고 할 수 있다.

또한, 상술한 「MODEL-2」의 비트 패턴의 조합을, 도 23에 도시하는 「MODEL-3」과 같이 변형해도 된다(즉, Type"0"의 비트 패턴을 바꾸어도 된다). 「MODEL-3」을 채용한 경우, 「MODEL-2」에 비해, Type"0"에 일방향성의 비트 에러가 발생한 경우의 내성을 더욱 강화할 수 있다. 예를 들면 도 21의 케이스4에 도시한 일방향성의 비트 에러가 발생한 경우, 「MODEL-2」로서는 Type"0"의 점수가 24점으로 되는 데 대하여, 「MODEL-3」에서는 그것보다 높은 28점으로 된다.

이와 같이 본 실시예에 따르면, 페이지 데이터 기입 시에는, 결함 컬럼이 후발적으로 발생한 경우에는 해당하는 개소에 더미 데이터를 삽입하여, 스킵 처리를 행함으로써, 에러 레이트가 오르는 것을 억제할 수 있다. 또한, 이러한 처리에 의해, 기입한 데이터를 검증하기 위한 기입 베리파이 기능에 의해 불필요한 루프 처리가 실행되게 되는 것을 회피할 수 있어, 메모리 전체의 퍼포먼스의 저하를 방지할 수 있다.

또한, 페이지 데이터 기입 시에 결함 수 정보를 페이지 데이터에 부가함으로써, 페이지 데이터 판독 시에는 그 결함 수 정보를 참조할 수 있기 때문에, 필요한 수의 더미 데이터를 정확하게 추출할 수 있어, 에러 레이트가 낮은 데이터를 취득할 수 있다. 또한, 이에 의해, ECC 처리의 부하를 저감할 수 있다.

또한, 결함 수 정보로서, 결함 컬럼의 수에 따른 복수 종류의 비트 패턴을 준비하고, 각 비트 패턴을 구성하는 복수의 비트 중의 일정 수의 비트에 에러가 발생해도 다른 비트 패턴과의 구별이 가능하도록 구성함으로써, 결함 수 정보의 신뢰성을 향상시킬 수 있다.

상기 실시예의 설명에서는, 실제로 사용하는 플래시 메모리(3)의 소거 블록 사이즈가, 호스트(20)가 상정하고 있는 플래시 메모리의 소거 블록 사이즈보다 큰 경우를 나타내었지만, 물론, 실제로 사용하는 플래시 메모리(3)의 소거 블록 사이즈가, 호스트(20)가 상정하고 있는 플래시 메모리의 소거 블록 사이즈와 동일해도 된다.

또한, 상기 실시예의 설명에서는, 불휘발성 메모리로서 NAND형 플래시 메모리를 예로 들어 설명하였지만, 불휘발성 메모리는 NAND형 플래시 메모리에 한정되지 않고, 다른 종류의 메모리를 적용해도 된다.

이상 상술한 바와 같이, 본 발명에 따르면, 컬럼의 결함에 기인하는 처리의 퍼포먼스의 저하를 방지할 수 있다.

Claims

반도체 메모리와,

상기 반도체 메모리에 시리얼 데이터를 기입할 때에, 상기 반도체 메모리 상의 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 행하는 회로

를 구비하는 반도체 장치.
제1항에 있어서,

상기 회로는, 시리얼 데이터의 기입 시에, 상기 시리얼 데이터 내에서의 상기 결함 컬럼에 대응하는 위치에 더미(dummy)로 되는 특정한 데이터를 삽입한 후에, 상기 시리얼 데이터를 상기 반도체 메모리측에 전송하는 반도체 장치.
제2항에 있어서,

상기 회로는, 시리얼 데이터의 기입 시에, 상기 시리얼 데이터가 기입되는 영역 내의 결함 컬럼의 수를 나타내는 결함 수 정보를 상기 시리얼 데이터에 부가한 후에, 상기 시리얼 데이터를 상기 반도체 메모리측에 전송하는 반도체 장치.
제3항에 있어서,

상기 회로는, 상기 결함 수 정보로서, 결함 컬럼의 수에 따른 복수 종류의 비트 패턴을 구비하고,

각 비트 패턴은, 복수의 비트로 구성되며, 그 중의 일정 수의 비트에 에러가 발생해도 다른 비트 패턴과의 구별이 가능한 것인 반도체 장치.
제3항에 있어서,

상기 회로는, 시리얼 데이터의 판독 시에, 상기 반도체 메모리로부터 판독되는 시리얼 데이터에 부가되어 있는 상기 결함 수 정보를 상기 시리얼 데이터로부터 발취함과 함께, 상기 결함 수 정보를 참조하여, 상기 결함 수 정보에 표시되는 수만큼 상기 시리얼 데이터 내에 삽입되어 있는 더미로 되는 특정한 데이터를 발취한 후에, 상기 시리얼 데이터를 전송하는 반도체 장치.
불휘발성 반도체 메모리와,

상기 불휘발성 반도체 메모리 상의 결함 컬럼의 위치를 스킵하여 시리얼 데이터를 기입하기 위한 제어를 행하는 컨트롤러

를 구비하는 메모리 카드.
제6항에 있어서,

상기 컨트롤러는, 시리얼 데이터의 기입 시에, 상기 시리얼 데이터 내에서의 상기 결함 컬럼에 대응하는 위치에 더미로 되는 특정한 데이터를 삽입한 후에, 상기 시리얼 데이터를 상기 불휘발성 반도체 메모리측에 전송하는 메모리 카드.
제7항에 있어서,

상기 컨트롤러는, 시리얼 데이터의 기입 시에, 상기 시리얼 데이터가 기입되는 영역 내의 결함 컬럼의 수를 나타내는 결함 수 정보를 상기 시리얼 데이터에 부가한 후에, 상기 시리얼 데이터를 상기 불휘발성 반도체 메모리측에 전송하는 메모리 카드.
제8항에 있어서,

상기 컨트롤러는, 상기 결함 수 정보로서, 결함 컬럼의 수에 따른 복수 종류의 비트 패턴을 구비하고,

각 비트 패턴은, 복수의 비트로 구성되며, 그 중의 일정 수의 비트에 에러가 발생해도 다른 비트 패턴과의 구별이 가능한 것인 메모리 카드.
제8항에 있어서,

상기 컨트롤러는, 시리얼 데이터의 판독 시에, 상기 불휘발성 반도체 메모리로부터 판독되는 시리얼 데이터에 부가되어 있는 상기 결함 수 정보를 상기 시리얼 데이터로부터 발취함과 함께, 상기 결함 수 정보를 참조하여, 상기 결함 수 정보에 표시되는 수만큼 상기 시리얼 데이터 내에 삽입되어 있는 더미로 되는 특정한 데이터를 발취한 후에, 상기 시리얼 데이터를 전송하는 메모리 카드.