TWI267953B - Flash memory and method for manufacturing thereof - Google Patents

Description

I267953wfd〇c/g 九、發明說明： 【發明所屬之技術領域] π曰疋一種半導體元件與其製造方法，且特 別疋有關於一種陕閃記憶體與其製造方法。 【先前技術】 ° / 記憶體’顧名思義，Η 一 ^ 導體元件。當電腦的微處理哭^儲存資料或資訊的半 式與計算㈣更_，記憶能更強大，軟體的程 了滿足此需求增加的趨勢’，制二里需求也隨之增加。為 ^ ^ ^ ^% 衣坆向容量的便宜記憶體之技 術與製粒成為製造高積集度元件_動力。 广、種:己匕、體5品中’非揮發性記憶體具有重複儲 :二：，二ΐϊΐ資料’並且在電源中斷時不會喪失資料 導株H由:'在個人電腦或電子設備中廣為應用的半 j f六旦二肖閃3己憶體是擁有快速讀寫的能力與高 疏谷里寺優點-種非揮發性記憶體。 快閃記憶體被庫用分^ 資料包括通喊業、㈣電子工業、 “需多種產業。在愈來愈小的電 加記憶體的料_，、㈣記憶體的尺寸’並增 術的主要研究課題二 且降低製造成本成為近來製造技 【發明内容】 因此，本發明至少右 構，其可以在―星二有也一目的是提供一種快閃記憶體結 (caiTiei〇。 平饥快閃記憶體儲存至少兩個載子 mwf.doc/g 本發明至少有另一目的是提供一種快閃記憶體的製 造方法，使用此製造方法，浮置閉極(FloatingGa⑹可以具 有一致的形狀，而且可以降低成本。； 為了達成上述優勢或其他優勢並配合本發明的目 的，正如在此具體實現並廣泛描述的内容，本發明對一基 底提供-種㈣記龍。此㈣記憶體包括第—源極/没二 區、第二源極/沒極區、第一浮置閘極、第二浮置閘極、淡 摻雜區以及控制_。第—源極/汲極區及第二源極/汲極 區位於基底中。另外，第一浮置閘極位於第一源極/汲極區 與第H汲極㈣之基底上，並與第—祕/汲極區相 鄰°弟一+置閘極位於第—源極/汲極區與第二源極/汲極 二 土底上並與第一源極/汲極區相鄰。淡摻雜區位於 弟一J置閘極與第二浮置閘極間之基底中。此外，門 極覆盖於第-浮置閘極及第二浮置閘極上。 f 在本發明中，源極/汲極區及淡摻雜區 類：淡換雜區之換雜離子濃度小於第一源極/:㈡ ，細沒極區之摻雜離子濃度。此外，第一浮置閑= -子置閘_介電層隔離。本發_ ς 及極區與第二源崎極區間之基底中，並分別 極區與第二源極/汲極區相鄰。另外，第」^ 以穿隧介電層與基底隔離。第-浮置閘極i 介層介電層與控制問極隔離，此介電層的 I2679s_g 2翻中，由於每個單位記憶胞触置有 閘極以及弟二浮置閘極，每個第 予置 閘極可以儲存至少一個載子。因此，對弟 而言，記憶密度較高。 ' 早立5己憶胞 本發明更提出一種快閃記憶體的樂 括的步驟有於下方設有基底之導 ' 法包 德，太楚Βθ ν體層中形成數個開口。妙 Ϊ成ί二的基底中形成數個源極/汲極區。另外 形成數個介電插塞以填滿第一開口。人+ Α另外， 繼之，形成多層間隙壁於被圖荦化於導體層 的導體層中形於被圖案化 二開口下的基底中，4^^·對準淡摻雜區於第 口，露出第—浮置閘極與第二 =真滿弟二開 形成控制閘極於基底上。 ^的頂表面。接著， 在本發明中，淡摻雜區之換 區之摻雜離子濃度。料，形源極/沒極 基底上形成-層共形的介電;包括於 形成-層第二介電層，然後=、形的介電層上 第二介電層以及部分的共形4;==f除部分的 的導體層。在上述情形中，更；η路出部分圖案化 坦化制和3丄 尺可以進仃平坦化製裎，，士承 :形二表面的 電層直到暴露第-浮置閘“===? 12679¾ 9twf.doc/g 12679¾ 9twf.doc/g 此夕卜 A 处机于”、他的共形介電層的 程、:_製程或乾㈣g程來完成。；^

Sd W θ與弟一介電層的研磨選擇比（Polishing Sdec^大約是。共形介電層是以氮化碎 弟:：層是以氮氧化石夕製成。特

塞以及第一介電層的材質相同。此外二 自订對準〜_區的轉可细料濃度每立方公分ι〇ΐ8 個離子的植从及約1GkeV的植人能量來達成。 置閘層，-介電層分離成第-浮 罢二 置閘極，母個第—浮置閘極以及第二浮 ΪΓ:可至少一個載子。因此，對於-個單位記憶 以及。^ ^、度增加了。此外’淡摻雜區是以介電插塞 3夕層_壁當作罩幕自行料地形成於基底中， 另订使用微影製程。因此’成本得以降低。 、以上，一般敘述以及接下來的細節說明是示範性 的，而疋用來提供所主張的本發明内容進一步的說明。 為讓本發明之上述和其他目的、特徵和優點能更明顯 ，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 圖1Α至圖1Η繪示本發明一較佳實施例之快閃記憶 體的製造方法剖面圖。 如圖1Α所示，提供具有穿隧介電層102的基底100、 一層導體層（未繪示)以及一層硬式罩幕層（未繪示）。導體層 1267953 16899twf.doc/g 位於穿随介電層1〇2上，硬式罩幕層位於導體 介電層102例如是以氧化石夕、氧化銘、氧心 ' 牙= 氮氧化石夕所製成，但不限上述材料.。穿隨介電 成方法例如是低壓化學氣相沈積(LpcvD)萝日' y 此方法。另外’穿隧介電層1〇2的厚度約為广至於 或金屬所製成，但不限上述材料。導 =屬夕化物 f成，^罩二幕層例如是以氧化㈣氮化石夕 衣成更式罩幕的尽度大岐5〇至2〇〇奈 的材質與厚度並不加以限定。 彳-硬式罩幕 然後，圖案化硬式罩幕㈣及導體 在本實施例中，第―開口110只穿 =二二及導體層刚，並暴露部分的穿隨介 r=，。也就是說，隨著製造需求的不: 穿過穿隨介電層ι〇2以暴露部分的基 _1B所示，於第一開口11〇下的基底⑽中分別 / "源極/沒極區112。源極/汲極區112㈣成方法包 括=行離子植人以植人濃度每立方公分，至個離子 至基底100中。，if冰 ^ 離子、氮離子或鱗離子基底100中的離子例如是坤 卜形成數個介電插塞114a並分別填滿第一開口 1267953 16899twf.doc/g 110。介電插塞114a的形成方法包括以一層介 # 基底100，以於硬式罩幕層108上形成介電層 ，盍

別於第一開口 110中形成介電插塞丫 14a。介電^刀 氮化石夕、氧切或具有與硬式罩幕層⑽ 钱H 白_材料，但不加以限定。此外，以介電；^ 插基114a所構成的介電層之厚度約為8〇至3㈧奈米丨电 及"电插基ll4a，而將介電層114b鱼 ==電層116b與介電插塞116a。因二 =，^l116a會暴露硬式罩幕層108之頂表‘ :二田^丨€層u4b與介電插塞U4a所構 層疋由氧化石夕製成睥，湛彳、守、办制 ]"兒 式製程可以彻稀釋的氫氟 :;、=的絲酸來達成。或者，當由介電層 插基114a所構成的介電層是由氮化 :

程可以利用熱磷酸來達成。 珉才…式/又泡W

層ιοί:及示，進行剝離製程以移除硬式軍幕 曰 式罩幕層108之上的介電層116b。者硬H 幕層108是由氧化石夕製成時 ㈤硬式罩 的礼敗酸血十式次泡製程可以利用稀釋 ==τΐ 達成。或者，當硬式罩幕層⑽ 疋k 衣、’溼式浸泡製矛呈可以利用熱磷酸來達成。 开二：導體層謝上以及介電插塞一壁上 =層繼122。其中多層間隙壁122暴露部分導體 122 _成方料括於絲上形 成a的介電層（未繪示），然後於此共形的介電層上 d 10 I2679Stwf,oc/g :土 ：：介電層(未繪示)’之後進行蝕刻製 的介電層以及部分叫齡電層，朗減部分的;= 綱。接者，此共形介電層以及此介電層 曰 型間隙壁118以及間隙M0,而且L型間隙壁== 間隙壁120共同構成容层門姐、辟p , 、土 及 L型間隙辟1⑻ff人+ 9間隙土另外，共形介電層（即 曰m 118)對"電層(即間雜12。)的研磨選擇比大約 疋500。此外，共形介電層（即L型間隙壁118)例如是由利

用化學氣相沈積(CVD)製程與電漿增強化學氣相沈積努程 所形成_切所製成，但是共形介電層的材倾形^方 法並不限定。介電層（即間隙壁12())例如是與形成介電插塞 116a相同的材質所製成。

如圖1E所示，利用多層間隙壁122以及介電插塞n6a 為罩幕，進行蝕刻製程以於導體層104中形成第二開口 i24 而將導體層104分離成為第一浮置閘極1〇如以及第二浮置 閘極104b。在本實施例中，第二開口 124僅穿過導體層 1〇4(如圖1D所示）並暴露穿隧介電層1〇2的一部分。然而θ， 王現於本實施例之第二開口 124的結構並不限定本發明的 範圍。也就是說，對於不同的製造需求，第二開口 124也 可以穿過穿隧介電層102以暴露部分的基底1〇〇。 另外，在第二開口 124下的基底丨〇〇中形成自行對準 /火摻雜區126。自行對準淡摻雜區的形成步驟可以利 用離子濃度每立方公分1〇18個，植入能量約10keV的植入 離子來達成。此外，摻質例如是砷離子、氮離子以及磷離 子，但是並不限定。 1267953 16899twf.doc/g 如圖IF所示，形成一層介電層128以填滿第二開口 124。介電層128例如是利用與形成介電插塞U6a以及間 隙壁120相同的介電材料所製成，而且介電層128例如是 以LPCVD製程來形成。

一如圖1G與圖1H所示，進行平坦化製程直到暴露第 了浮置閘極l〇4a以及第二浮置閘極1〇4b。進行此平坦化 製权的方法包括利用第一浮置閘極1〇4a以及第二浮置閘 極104b之頂表面的部分L型間隙壁118(如圖π所示）為 終止層，進行平坦化製程以移除部分的介電層128以及多 層間隙壁122，然後移除其他的l型間隙壁118，直到完 全暴露第一浮置閘極104a以及第二浮置閘極1〇仆的頂表 面。此外，移除其他的L型間隙壁118的步驟例如是進行 化學機械研磨(CMP)製程、溼式蝕刻製程或乾式蝕刻势程 來達成，但並不限定。在此平坦化製程中，於CMp製程 的開始階段，由於介電層128、間隙壁12〇以及介帝插夷 116a是由相同的材質製成，而且匕型_118的二； 非常小，研磨率可以維持穩定。⑽，#大部分的間隙辟 118被移除了，而且L型間隙壁118的研磨量劇烈地減^ 由於L型間隙壁118對介電層（即間隙壁12〇以及介電插夷 116a)的研磨選擇比，CMP製程會停止。在平坦化势程^ 後，殘留的介電插塞被標示為116e，而在第二開二“ 殘留的介電層被標示為128a。

如圖m所示，於基底上形成介電層13〇。 130例如是介電常數大於4的介電層。較佳的是，介; d 12 c/g 12679為_ 層130例如是氧化矽/氮化矽/氧化矽属 料(High k Material)/氧化石夕層，但並曰或氧化石夕/高介電材 可以是具有大於4之介電常胃數的此高介電材料 電材料例如是氧化鋁、氧化於、 ^而且’此高介 不限定。之後，於基底10()丄，^或氮氧化矽，但並 極出之材質例如是以多_ ；^==出。控制間 或金屬所製成，而且控制間極132夕曰==屬石夕化物 厚度」控綱極⑴之材質與厚度並有不；奈米的 凊L照圖1H，本發明更提供 本發明的快閃記憶體結構包括 1己1-、體、、、°構 /、另肺”” 再匕括位於基底⑽中的數個源極 04 汲極區112之間基底⑽上的第一 /予置間極104a以及第二浮置間極祕，其中第 及第二浮置間極祕以介電層彼此隔離， #刀源極/汲極區！ 12相鄰。此快閃記憶體更包括位於 弟子置閘極l〇4a以及第二浮置間極1〇4b之間的基底 1〇〇中之淡/篸雜區126。再者，控制閘極132位於基底1〇〇 上，而且藉由介電常數大於4的介電層13〇與第一浮置閘 極104a以及第二浮置閘極1〇仆隔離。此外，源極/汲極區 U2以及淡摻雜區126具有相同的導電類型。另外，第一 浮置閘極l〇4a以及第二浮置閘極1〇4b以穿隧介電層1〇2 與基底100隔離。 圖2緣示本發明另一較佳實施例之快閃記憶體的剖面 圖。如圖2所示，本發明另一較佳實施例的快閃記憶體更 包括位於源極/；；及極區212之間基底2〇〇中的數個口袋型植 ⑧ 13 1267953 16899twf.doc/g 入备顏240 ’ 口袋型植人摻雜區24Q分別鄰接源極/没極 區212。口裊型植入摻雜區24〇例如是利用與源極/沒極區 2U不同導電類型之植人基底的離子來形成。植入基 =200以形成口袋型植入摻雜區施_子濃度約為每立 &公分10 Sl〇i8個離子’而且這些離子例如是娜子或 化>^朋。 镇明中’由於導體層104被介電層128a分離成 置閘極K)4a以及第1 ί ^于置閑極1 〇4b ’母個弟一、浮 汉弟―，子置閘極l〇4b可以儲存至少一個載

If认口此’對於—個單位記憶胞而言，記憶密度增加了。 松^以介電插塞116a以及多層間隙壁122當作罩幕，淡 ^旦區=是自行對準而形成於基底剛中，而未另行使 。、因此’成本得以降低。另外，以位於第一浮 冬；=〇ΓΓί第二浮置閘極頂表面上的L型間隙壁118 :::磨終止層’為移除介電層128、間隙 製程後的形狀二料陳1 G4b在平坦化 與變見，：於熟知此技藝者’本發明可做各種調整 若這此明的範圍與精神。在以上的描述中， 的二〜/、x屬於後附的巾請專利範圍以及等效敘述 、巳I、則本發明包括對其本身的各種調整以及變化： π f本發明已讀佳實施觸露如上，然其並非用以 明’任何熟習此技藝者’在不脫離本發明之精神 1267953 16899twf.doc/g 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 為了提供對本發明進一步的了解，附圖併入而構成本 說明書的一部分。此些附圖繪示本發明的實施例，配合說 明的内容，以解說本發明的原理。 圖1A至圖1H繪示本發明一較佳實施例之快閃記憶 I 體的製造方法剖面圖。 圖2繪示本發明另一較佳實施例之快閃記憶體的剖面 圖。 【主要元件符號說明】 100、200 :基底 102、202 ·穿隧介電層 104 :導體層 104a、204a :第一浮置閘極 104b、204b :第二浮置閘極 • 108 ··硬式罩幕層 110 :第一開口 112、212 :源極/汲極區 114a、116a、116c、216c :介電插塞 114b、116b、128、128a、130、230 :介電層 118 : L型間隙壁 120 :間隙壁 122 :多層間隙壁 ⑧ 15 I267953twf_d〇c/g 124 :第二開口 126、226 :淡摻雜區 132、232 :控制閘極 240 ·· 口袋型植入摻雜區

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Claims (1)

1. l26m 9twf.doc/g 括 底中 、申請專利範圍： 1·一種快閃記憶體，適用於 第一源極/汲極區及一第二 -基底，該快閃記憶體包 源極/汲極區，位於該基 第一浮置閘極，位於該第一 源極/沒極區.該基虹二賴區以及該第二 一源極/汲極區；_且5亥弟—洋置閘極鄰接於該第 一苐一浮置閘極，位於今笛 .汲極區問夕…，、二弟—源極/汲極區以及該 源極/汲極區間之該基底上， 一源極/沒極區， 且該第二浮置 第 閘極鄰接於該第 間之該基底=以2於置_及該第二浮置閉極 極上:控_極’覆蓋於該第—浮置間極及該第二浮置間 第述之快閃記憶體，其中該 相同的導電_ (CGnduetivity 有與誠摻雜區 淡摻;二Ιϊί利範圍第1項所述之快閃記憶體，其中該 二源極第〜區與該第 第-===，—:=，其中該 5 ‘由▲ 主由 見嘴k離。 .申μ專利範圍第！項所述之快閃記憶體，更包括

   17 16899twf.doc/g 1267953 多數個口袋龍人摻，位於該第—源極級極區及該第 二源極/汲極區間之該基底中，且分別鄰接於該第一源極 /沒極區及該第二源極/汲極區。 ； # ^如中請專利範圍第i項所述之快閃記憶體，其中該 ^汗置閘極及該第二浮置·以—穿隨介f層與該基底 隔離。

   7·如申晴專利㈣第丨項所述之快 第一浮置閘極以及該第二浮置閘極以具有大於4的=常亥 數之一介電層與該控制閘極隔離。 8·一種快閃記憶體的製造方法，包括： 於一下方設有基底之導體層中形成多數個第一開口； 於該第一開口下的該基底中分別形成多數個源極/汲 形成多數個介電插塞，以分別填滿該 介電插塞高於該導體層 二該圖案化的導體層以及各該介電插塞的側壁上形 ς層=壁’其中該多層間隙壁暴露部分的該導體層； 於该圖案化的導體層中形成一第二 分開而形成-第-浮置間極以及-第:浮置間:_ 區，.於該第二開口下的該基底中形成—自行對準_雜 形成一第一介電層以填滿該第二開口； 暴露該第-浮置閘極以及該第二浮置間極；以及 於及基底上形成—控糊極，該控制祕覆蓋該基 18 I267953twfd〇c/g 底。 9. 如申請專利範圍第8項所述之快閃記憶體製造方 法，其中該淡摻雜區之摻雜離子濃度小於該些源極/汲極區 之摻雜離子濃度。 10. 如申請專利範圍第8項所述之快閃記憶體的製造 方法，其中形成該多層間隙壁的步驟包括： 於該基底上形成一共形的介電層，該共形的介電層覆 盖該基底， 於該共形的介電層上形成一第二介電層；以及 進行一蝕刻製程，以移除部分該第二介電層以及部分 該共形的介電層，直到暴露該圖案化的導體層的一部分。 11. 如申請專利範圍第10項所述之快閃記憶體的製造 方法，其中更包括： 以該第一浮置閘極以及該第二浮置閘極之頂表面的 部分該共形的介電層為終止層，進行一平坦化製程；以及 移除其他的該共形的介電層，直到暴露該第一浮置閘 極以及該第二浮置閘極的頂表面。 12. 如申請專利範圍第11項所述之快閃記憶體的製造 方法，其中移除其他的該共形的介電層之步驟是以進行一 化學機械研磨（CMP)製程、一溼式蝕刻製程或一乾式蝕刻 製程來達成。 13. 如申請專利範圍第10項所述之快閃記憶體的製造 方法，其中該共形的介電層對該第二介電層的研磨選擇比 (Polishing Selective Ratio)大約是 500。 ⑧ 19 I267^3twf,oc/g 14. 如申請專利範圍第10項所述之快閃記憶體的製造 方法，其中該共形的介電層是由氮化矽製成。 15. 如申請專利範圍第10項所遂之快閃記憶體的製造 方法，其中該第二介電層是由氮氧化矽製成。 16. 如申請專利範圍第10項所述之快閃記憶體的製造 方法，其中該第二介電層是由與構成該介電插塞以及該第 一介電層相同的材料製成。 17. 如申請專利範圍第8項所述之快閃記憶體的製造 方法，其中形成該自行對準淡摻雜區的步驟可以利用約每 立方公分1〇18個離子的濃度以及約10keV的植入能量之植 入離子來達成。

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