TWI267919B - Method for fabricating right-angle holes in a substrate - Google Patents

Method for fabricating right-angle holes in a substrate Download PDF

Info

Publication number
TWI267919B
TWI267919B TW095105996A TW95105996A TWI267919B TW I267919 B TWI267919 B TW I267919B TW 095105996 A TW095105996 A TW 095105996A TW 95105996 A TW95105996 A TW 95105996A TW I267919 B TWI267919 B TW I267919B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
size
photoresist pattern
layer
etching
Prior art date
Application number
TW095105996A
Other languages
English (en)
Other versions
TW200641996A (en
Inventor
Cheng-Yao Lo
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Application granted granted Critical
Publication of TW200641996A publication Critical patent/TW200641996A/zh
Publication of TWI267919B publication Critical patent/TWI267919B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1267919 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種在介電材料中製造接觸窗與介 • 層窗孔洞之方法，且特別是有關於一種製造具有增加幾2 穩疋性之接觸窗與介層窗孔洞的方法。
W 【先前技術】 • 微影製程是一種基礎的積體電路製造技術，用以從光 罩（phot〇mask)(通常稱為光罩（reticle))轉移圖案至光阻 層。圖案的轉移是經由使光阻層在光線下透過光罩曝光， 接者進彳于顯影以形成光阻罩幕。 若積體電路到達持續高的整合程度，其之變小的内部 尺寸’包转電路元件的大小與介於電路元件之間的間距， 都會造成微影製程上的問題。其一問題是光學近接效應 (ΟΡΕ) ’其係指當光罩圖案要被轉移至光阻時，造成光罩圖 案扭曲的各種現象。舉例來說，直角可能變圓，導線在其 φ 末端可能縮短，以及線寬可能改變。 - 這些光學近接效應可能嚴重地改變積體電路的電子 特性。其也會影響到製造良率，例如，發生非計劃中的金 屬線重疊，導致短路與元件故障。 用於補償光學近接效應之習知方法包括Garza等人 之美國專利第5,723,233號與Yamamoto等人之美國專利第 5,879,844號所揭露的光學近接修正方式。這些習知方法包 括增加曝光設備之對比，擴大製程窗口，添加輔助圖案或 1267919 截線至主光罩圖案t，以及增加或降 寬。 -主光罩圖案中的線 然而，這些習知修正方法都蛊法 來滿足目前高整合程度的需求。因、此&供一個簡單的方法 出一種出現在光罩上並用在導線’本發明的目的，提 窗或線端圖案。 之方形接觸窗/介層 【發明内容】 本發明提供一種形成一接觸志人 法，包括下列步驟:⑷提供一基材;(b;提:層二= :該基材上;⑷提供—第二介電層於該第：介 棱供-第-光阻圖案於該第二介 =，⑷ 具有-第-尺寸;⑷確認該第一尺寸;(二m案 過程，以弒队1、丄 仃一弟一蝕刻 第二介電二Γ1第：光阻圖案保護而遺留下之部份該 ,第忠θ，g提供一第二光阻圖案於該第二介電層上， ^ —光阻圖案具有一第二尺寸，該第二尺寸之_ 質垂直於該第一尺寸寸之方向實 第 （U第一尺寸’以及⑴執行- 之部份ϋ程i以移除未被該第二光阻圖案保護而遺留下 該第 第 義 電層Sr;"’該第二則過程於該第-介 甲形成一孔洞，該孔洞是由該第一與第二光阻圖案之 法，本發明提供一種在一半導體元件中形成一孔洞之方 彳’包括下列步驟·· U)提供一基材；（b)沉積一第一介電層 1267919 於該基材上；（c)、、 ^ ^ ^ n 、一第二介電層於該第一介電層上；（d) 案層定義-第一尺：； 第二介電層上，該第-光阻圖 尺寸t一寸，（e)測量該第—尺寸以及比較該第一 丁（ j里值與一第一夂去 驟，以形成一實^二考尺寸；⑺執行一第一錄刻步 及暴露出部分該第弟一側壁於該第二介電層中，以 該第二介電層與該第二：層；(g)提供-第二光阻圖案層於 阻圖案層《義—〃電層之该暴露部分上，該第二光 第二尺寸之—、一尺寸；（h)測量該第二尺寸以及比較該 二㈣步驟與一第二參考尺寸；以及⑴執行一第 之部份該第未被該第二光阻圖案層保護而遺留下 電層中形成一^\’其中’該第二餘刻步驟於該第一介 之該第第〜該孔洞是由該第—與第二光阻圖案層 弟一尺寸定義。 本發明提供_籀名一^主道-法，包括下列牛聰 牛中形成一孔洞之方 於該基材上广(a)提供一基材；(b)提供-第-介電層 提供—第―广)提供-第二介電層於該第-介電層上；⑷ 光阻圖案；ΓΓ層於該第二介電層上；(e)測量該第-备H曰 苐一尺寸，以及比較該第一尺寸與一繁一 二，（f)執行-第一實質非等向性乾蝕刻過程，以 侧壁於該第二介電層中；（g)移除該 層，提供一第二光阻圖案層於該第二介電層與 電層之一暴露部分上；（i)測量該第二光阻圖案層之一第i 尺寸’以及比較該第二尺寸與一第二參考值；二及⑴執二 1267919 -第二實質非等向性乾蝕刻過程，以移除未被該第二光阻 圖案層保護而遺留下之部份該第一介電層；其中，該第二 實質非等向性乾蝕刻過程於該第一介電層中形成一;:洞， 該孔洞是由該第-與第二光阻圖案層之該第一肖第二尺寸 定義。 、 【實施方式】 ► 依照本發明之一實施例，此處所述為一種形成半導體 -元件之直角接觸窗與介層窗孔洞或線端的方法。 * ^參照第1 ®，提供-基材10’於其上或其内形成 有一前端元件（未顯示）。箭^ z ^ ;刖埏兀件的細卽於此並非關鍵
性，所以將不詳細說明。使用習知方法，例如化學氣相沉 積法（CVD)或類似方法，形成第一介電層3〇於前端元件 上。接著，使用例如化學機械研磨（CMp)技術，平坦化第 -介電層30之上表面32,以提供一均勻、實質平坦的表 _面。第一介電層30被用於覆蓋與保護前端元件，較佳是在 平坦化之後，沉積一層可維持由大約1〇〇〇埃（入）至大約 2000 A之厚冑。使用做為第—介電| 3〇之較佳介電材料 可以是 SiC、SiON、SiN 與 Si〇C 請參照第2圖，再次使用一方法例如CVD，形成一 第二介電層40於第一介電層3〇上。類似於第一介電層 30,可使用CMP或其他適合的技術’平坦化第二介電層 40之上表面，再次得到一實質均勻、平坦的表面。用於第 二介電層40之材料必須具有實質不同於第一介電層之
9 1267919 一#刻率，理由將於下詳 〆从l θ ^曰m 千、、田次明。較佳的是，第二介電層 的厚度。第二介電層40之積厚至二V 對薄 5〇〇a。 艾；度可以疋從大約300 Λ至大約 "請參照帛3圖，使用習知的微影技術，可形成第一_ 維光阻圖案50於第二介電層4〇 之上表面42上。在示範的 Γ们二14個第一 一維光阻圖案50可定義-預期接觸窗 /3 5b，5c圖）之第一尺寸（亦即，，χ”或，，γ，，尺寸），而 其3用本發明之方法來形成。▼以知道的是，雖然是以 接觸固孔洞來作說明1而本發明之方法將可適用於在半 導體=料中需要直角之任何孔洞或溝渠的形成。因此，舉 二本方法可應用在介層窗、溝渠、-般線端及類似 者的形成。 在形成第一 一維光阻圖案5〇之後，可確認其之尺 寸，以確保在後續蝕刻過程期間可形成具有預期χ尺寸之
孔洞。這個確認步驟可讓使用者補償由微影圖案轉移過程 產生之導線大小/幾何中的任何錯誤。有利地是，可在執行 蝕刻過程之前發現這些錯誤，而能夠在蝕刻過程之 間作適當的修正。 4 ^ 在一實施例中，可使用二次發射顯微鏡（SEM)來確切 第一 一維光阻圖案50之χ尺寸。當然，可使用穿透式電〜 子顯微鏡（TEM)來確認該圖案之關鍵尺寸。然而，在一較 佳實施例巾，若TEM要用在切割晶圓日夺，則SEM ^ 線上製程監視。 、 1267919 再者，尺寸確認步驟之結果可用於確定是否已達到預 期圖案尺寸。假如已達到目標圖案尺寸，則可進行蝕刻過 耘而無須調整。然而，假如確認步驟顯示出未達到目標圖 案尺寸（亦即表不該圖案在容差之外），則可調整後續蝕刻 過程以補償誤差。在一實施例中，可在蝕刻過程期間使用 乾蝕刻電襞整理過程，以達到實際的目標尺寸。舉例來說， 假如顯影後檢視目標是0]微米，但實際測量值是〇12微 ^則可調整後續的乾#刻狀況，以確保實際的㈣層尺 ^米目標值内。電裝整理過程可包含延長㈣ 氣體原^ 較局的冑浆氣體濃度，或使用車交重的電漿
Μ +在一實施例中，第一蝕刻步驟將利用非等向性乾蝕刻 技術，例如使用富碳c F雷聘♦ φF哥门『生釔蝕亥J 例如c5F8、c F或Γ ρ Χ 1電漿電漿蝕刻過程，而CxFy 第二介電芦:〇8二I 4 6。弟一钱刻步驟將繼續進行以透過 弟"電層40之未被保護的部分，直至 人 30之上表面32為 直：到達弟-介電層 電層30,40之介電材粗：第4圖所不。由於第-與第二介 -介電層30將在言:：用一在餘刻之電漿的適當選擇，第 層。接著可移除定義、一；中做為-餘刻中止 出第二，電…之單向：::溝圖== 上獲得嚴密控的側壁44’因此可在餘刻寬度 50之X尺寸彳=蝕刻過程之前確認第一光阻圖案 了則為餘刻部分將具有實質等於目標尺寸之一 1267919 x尺寸。 — 睛參照第4圖，可形成一第二一維光阻圖案60於第 一 ；|電層40之上表面42上。類似於第^--維圖案50，第 維光阻圖案6〇可使用習知的微影技術來形成。第二光 寸圖案60將定義最終接觸窗孔洞70(第5b，5c圖）之第二尺 二（亦即’假如χ尺寸是使用第——維圖案來定義，則第二 第維圖案將定義γ尺寸，反之亦然）。在示範的實施例中， 〜—維光阻圖案60定義接觸窗孔洞70之，，γ”尺寸。 蝕 如第4圖所示，這個新的光阻圖案6〇將覆蓋在第一 3 2 J步驟期間未被保護的第一介電層3 0之部分上表面 期拯第I介電層30之重疊未被保護的區域”UA，，將定義預 在觸窗孔洞70(第5b，5c圖）之預期幾何地形，而其將會 ，二蝕刻步驟期間被蝕刻透過第一介電層3〇。必須注意 域：合雖然未被保護，但是第二介電層40之未被保護的區 等㈢留下，幾乎不會受到第二蝕刻步驟的影響，這是因 4層與層之間的钱 之適當選擇。 羊有很大的差異以及蝕刻電漿化學物 述方法:旦Λ二一維光阻圖案60已形成，則可以使用如前 鍵尺寸a ^ 一維圖案之SEM或TEM來確認圖案之關 圖案60。之二，假如經過圖案化步㈣，未達到第二-維 合過程來氕整:尺二’罢則可以在#刻步驟期間’使用電漿整 來凋整蝕刻結果，以達到預期的尺寸。 接著，可執行第二钱刻步驟，以肖下钱刻帛—介電声 之未被保護的區域” UA”直到美 曰 且a暴材1 0之表面1 2，而達到
12 1267919 如第5a ®所示之結構。如第 佳是一非笪A 1 v不一麵刻過程，馀 非專向性乾蝕刻技術， 第二蝕刻過㈣ 貝’壁34之一蝕刻部分。在 介電層中產生肩 過程是使用-電漿例如CF4C在:實施例中，第二乾則 選擇，二於第一與第二介電二刻過程。 # ^ ,使弟—蝕刻過程能夠移除，4〇之間的蝕刻 保護的4分，但是卻*會姓 電層4G之未被 一介電層係做為第一㈣過程之二^電層3〇(亦即，第 選擇第二餘刻步驟之钮刻劑電滎，中止層）。同樣地，可 之未被:護的部分’但是卻不會影；=除介電層3〇 而注意的是，由於在第一斑 弟—7丨電層40。 優先蝕刻動作，第二介電層將會大：二I電層3〇,40之間的 第二蝕刻步驟的影，，因此位：里入餘留下來而不受到 電層的部分將不會受到第二列"電層下面之第一介 由第-餘刻步驟與第二一維圖訌響。因此，依照 圍，第二餘刻步驟將繼續j二精確Μ範 最終的蝕刻幾何結構，如第5a 1 , « 3〇 ’以產生 用於第一與第二介電層之材:不。 第-介電層對第二介電層之蝕擇：：：：將可提供 解的是，即使選擇性原先是由介選電擇二:本大二2〇。可以了 宁，伯电材枓本身的選擇來譃 -疋麵刻選擇性（比率）可以透過選擇第一 3M0:各自介電材料和用於餘刻過程之化學物來控弟制-層 第-人Λ所述’第二介電層40(3oo-5〇oa)實質上也可比 弟一"電層30(1000-2000A)還薄。提供此種實質上較薄的 13 1267919 層40的—個好處是可經二 上；=面覆蓋範圍，其不僅可覆蓋第二介電ί:圖案6〇 上表面42，而且可 ）丨電層40之部分 之部八、生、巨 盖由第一餘刻步驟（參昭筮/ 刀溝“5。較深的溝渠45較 ：4圖)形成 %表面光阻覆蓋範圍。& 嘩保其内具有足夠 比. 国當預期孔洞7〇(第5b %面 第(亦即溝渠長度/溝渠寬度，或由第3圖二，5:圖)之長寬 弟〜介電層的厚度）為古 ^ "尺寸，，X，，隔開之 的坌八兩 J馬回時，這可能特別為直。lL α %弟二介電層4〇將巧八因此，較薄 溝填，，效能。 仔到較好的第一 一維光阻圖案6〇之，， 此外’在餘刻過 物)，而這些副產σ可二；月間可此會產生副產品(例如聚合 部巾 η 阳了此會沉積在蝕刻後之溝渠或孔洞的底 C部:二:響近到一速率與效率。因 終的溝渠/孔洞二:二料量可能會少於其頂部部分。最 響到側壁34,心垂因此比底部還要寬’如此將會影 層40^ 、垂直度。經由提供一相對薄的第二介電 :/、到實質垂直的側壁34,44(第4圖）。 6〇，r ^第Λ一餘刻步驟完成之後’可移除第二光阻圖案 以提供第5a_e圖之結構。由於先前所述之後續蝕刻過 一確^步驟’最終的接觸窗孔洞70將具有預期的直角、 ★直側壁34,44，並且也將具有預期的，，X”與”Y”尺寸。 直如第6圖所述，接著，使用金屬沉積技術例如CVD ，其他適合的製程，以金屬8〇例如銅或銅合金填充接觸窗 =洞70。然後，可使用CMP製程研磨最終表面，向下完 王移除第二介電層4〇與任何剩餘金屬至第一介電層30之 14 1267919 上表面32(第7圖）。 將可了解的是，依照本發明，由於分開的圖案化、確 ::蝕刻步驟，因此可獲得一個實際優點。經由拆解圖案 ::之分開的，，χ”與” Y”構件，以及在餘刻過程之前確認各 扭s。之尺寸，則可在蝕刻過程之前獨立確認微影光罩轉移 ’曰誤，並且可經由精確調整蝕刻過程來獲得修正，而使得 孔洞具有預期尺寸與幾何特性。 因此，一旦依照本發明形成之圖案不是方形或是矩形 (在光阻圖案轉移過程期間，相對於可能發生在導線上 Ϊ的形或扭曲狀”則尺寸確認步驟將可提供期 孔=: 此可向使用者保證經這些圖案蚀刻後的 孔洞將具有預期幾何結構與尺寸。 ^雖然本發明已以較佳實施例揭露如上，然其並非 疋本發明，任何熟習此技蓺者 限 圍内，當可作各種之更動盥 ^ ^ 觀 視後附之申請專利範圍所界定者為準。 乾圍§ 【圖式簡單說明】 為讓本發明之上述特徵和其他優點能更 文特舉較佳實施例，甘两？人 i ^ •、貝易’下 ^ 1並配合所附圖式，作詳細說明如下 ，、中相同標號代表相同部分，其中： 下， 第i圖是-基材的剖面圖'具有一前 電層配置於其上； 一弟一介 第2圖是第1圖之結構的剖面圖，具有一第二八 15 1267919 配置於其上； 第3圖是第2圖之結構的遠視圖，具有一第一圖案光 阻層配置於其上； 苐4圖是第3圖之結構的遠視圖’在第一餘刻步驟之 後，具有一第二圖案光阻層配置於其上； 弟5a圖是苐4圖之結構的遠視圖’在第二餘刻步驟之 後，形成一孔洞接觸到基材之上表面； 第5b圖是第5a圖之結構的剖面圖，其是沿著線5b-5b 橫切； 第5c圖是第5a圖之結構的剖面圖，其是沿著線5c-5c 橫切； 第6圖是第5b圖之結構的剖面圖，具有一金屬層沉積 於孔洞内；以及 第7圖是第6圖之結構的剖面圖，其為在執行研磨過 程以向下移除材料至第一介電層之上表面後的示意圖。 【主要元件符號說明】 10 基材 12 基材表面 30,40 介電層 32,42 介電層表面 34,44 側壁 45 溝渠 50,60 光阻圖案 16 1267919 70 孔洞 80 金屬

Claims (1)

1267919 十、申請專利範圍·· h -種形成-接觸窗或介層窗孔洞之方法 列步驟·· 枯下 (a) 提供一基材； (b) 提供一第一介電層於該基材上； (0提供一第二介電層於該第一介電層上； (d) 提供一第一光阻圖案於該第二介電層上，該第 一光阻圖案具有一第一尺寸； / (e) 確認該第一尺寸； (0執行一第一蝕刻過程，以移除未被該第一光阻 圖案保護而遺留下之部份該第二介電層； (g) 提供一第二光阻圖案於該第二介電層上，該第 二光阻圖案具有一第一尺寸，該第二尺寸之一方白 實質垂直於該第一尺寸； (h) 確認該第二尺寸；以及 (i) 執行〆第二蝕刻過程，以移除未被該第二光阻 圖案保護而遺留下之部份該第一介電層； 其中，該第二蝕刻過程於該第一介電層中形成一 孔洞，該孔濶是由該第一與第二光阻圖案之該第一 與第二尺寸定義。 2·如申請專利範圍第1項所述之方法，其中該確認 該第一尺寸之步驟包括測量該第—尺寸，以^比: 18 1267919 該第一尺寸之一測量值與一參考值。 3 ·如申請專利範圍第2項所述之方法，其中 一第一蝕刻過程之步驟包括調整該第一蝕刻 時間安排或化學成分，以確認介於該第一尺 測量值與該參考值之間的一差值。 4.如申請專利範圍第3項所述之方法，其中 該第二尺寸之步驟包括測量該第二尺寸，以 該第二尺寸之一測量值與一第二參考值，以 該執行一第二蝕刻過程之步驟包括調整該第 過程之時間安排或化學成分，以確認介於該 寸之該測量值與該第二參考值之間的一差值 5 ·如申請專利範圍第1項所述之方法，其中 與第二蝕刻步驟包括實質上非等向性電漿 程。 6. 如申請專利範圍第1項所述之方法，其中 介電層具有一第一钱刻率’而該第二介電層 質不同於該第一蝕刻率之一第二蝕刻率。 7. 如申請專利範圍第1項所述之方法，其中 該執行 過程之 寸之該 該確認 及比較 及其中 二蝕刻 第二尺 該第一 餘刻過 該第一 具有實 該孔洞 19 1267919 包括實質上為直角之複數個側壁。 8 _如申請專利範圍第1項所述之方法，其中該確認 該第一尺寸之步驟是使用二次發射顯微鏡（SEM)來 執行。 9_ 一種在一半導體元件中形成一孔洞之方法，包括 下列步驟： (a) 提供一基材； (b) 沉積一第一介電層於該基材上； (c) 沉積一第二介電層於該第一介電層上； (d) 提供一第一光阻圖案層於該第二介電層上，該 第一光阻圖案層定義一第一尺寸； (e) 測量該第一尺寸以及比較該第一尺寸之一測 量值與一第一參考尺寸； (f) 執行一第一蝕刻步驟，以形成一實質平坦的第 一側壁於該第二介電層中，以及暴露出部分該第一 介電層； (g) 提供一第二光阻圖案層於該第二介電層與該 第一介電層之該暴露部分上，該第二光阻圖案層定 義一第二尺寸； (h) 測量該第二尺寸以及比較該第二尺寸之一測 量值與一第二參考尺寸；以及 1267919 (i)執行一第二蝕刻步驟，以移除未被該第二光阻 圖案層保護而遺留下之部份該第一介電層； 其中，該第二蝕刻步驟於該第一介電層中形成一 孔洞，該孔洞是由該第一與第二光阻圖案層之該第 一與第二尺寸定義。 1 〇·.如申請專利範圍第9項所述之方法，其中該第一 與第二蝕刻步驟包括實質上非等向性電漿蝕刻過 程，以及其中用於該第一蝕刻步驟之該電漿混合物 為實質上不同於用於該第二蝕刻步驟之該電漿混合 物。 11. 如申請專利範圍第9項所述之方法，其中該第一 介電層對該第二介電層之一蝕刻選擇性是至少大約 20 〇 12. 如申請專利範圍第9項所述之方法，其中該孔洞 是由複數個側壁定義，且其相鄰側壁具有實質直角。 1 3.如申請專利範圍第9項所述之方法，其中該測量 該第一尺寸之步驟是使用SEM來執行。 14.如申請專利範圍第9項所述之方法，其中該第一 21 1267919 與第二蝕刻步驟包括實質上非等向性乾蝕刻』 1 5 ·如申請專利範圍第9項所述之方法，其中 一第一蝕刻步驟之步驟包括調整該第一蝕刻 時間安排或化學成分，以確認在該第一尺寸 量值與該第一參考尺寸之間是否有一實質差 及其中該執行一第二蝕刻步驟之步驟包括調 二蝕刻步驟之時間安排或化學成分，以確認 二尺寸之該測量值與該第二參考尺寸之間是 實質差值。 1 6. —種在一半導體元件中形成一孔洞之方:¾ 下列步驟： (a) 提供一基材； (b) 提供一第一介電層於該基材上； (c) 提供一第二介電層於該第一介電層上； (d) 提供一第一光阻圖案層於該第二介電層 (e) 測量該第一光阻圖案層之一第一尺寸， 較該第一尺寸與一第一參考值； (f) 執行一第一實質非等向性乾蝕刻過程， 一第一侧壁於該第二介電層中； (g) 移除該第一光阻圖案層； (h) 提供一第二光阻圖案層於該第二介電 1程。 該執行 步驟之 之該測 值；以 整該第 在該第 否有一 r，包括 上； 以及比 以形成 層與該 22 1267919 第一介電層之一暴露部分上； (i) 測量該第二光阻圖案層之一第二尺寸，以及比 較該第二尺寸與一第二參考值；以及 (j) 執.行，第二實質非等向性乾蝕刻過程，以移除 未被該第；光阻圖案層保護而遺留下之部份該第一 介電層； 其中，該第二實質非等向性乾蝕刻過程於該第一 介電層中形成一孔洞，該孔洞是由該第一與第二光 阻圖案層之該第一與第二尺寸定義。 17.如申請專利範圍第16項所述之方法，其中該執 行一第一實質非等向性乾蝕刻過程之步驟包括調整
尺寸與該第二參考值之間是否有_實質差值。 該第一實質非等向性乾姓 成分，以痛認該第一尺寸 有一實質羞值；以及其中 性乾蝕刻過程之步驟包括 乾蝕刻過輕之時間安排或 刻過程之時間安排或化學 與該第一參考值之間是否 該執行_第二實質非等向 調整該第二實質非等向性 化學成分，以確認該第二 1 7項所述之方法，其中該孔 ’且其相鄰側壁具有實質直 18·如申請專利範圍第 洞是由複數個側壁定義 角0 23 1267919 1 9.如申請專利範圍第1 8項所述之方法，其中該測 量該第一尺寸之步驟是使用SEM來執行。 20.如申請專利範圍第19項所述之方法，其中該第 一與第二蝕刻步驟包括實質非等向性乾蝕刻過程。
24
TW095105996A 2005-05-31 2006-02-22 Method for fabricating right-angle holes in a substrate TWI267919B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/141,791 US7381654B2 (en) 2005-05-31 2005-05-31 Method for fabricating right-angle holes in a substrate

Publications (2)

Publication Number Publication Date
TW200641996A TW200641996A (en) 2006-12-01
TWI267919B true TWI267919B (en) 2006-12-01

Family

ID=37463939

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095105996A TWI267919B (en) 2005-05-31 2006-02-22 Method for fabricating right-angle holes in a substrate

Country Status (2)

Country Link
US (1) US7381654B2 (zh)
TW (1) TWI267919B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7448012B1 (en) 2004-04-21 2008-11-04 Qi-De Qian Methods and system for improving integrated circuit layout
US10658184B2 (en) * 2016-12-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern fidelity enhancement with directional patterning technology
US11171052B2 (en) 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242770A (en) * 1992-01-16 1993-09-07 Microunity Systems Engineering, Inc. Mask for photolithography
US5466639A (en) * 1994-10-06 1995-11-14 Micron Semiconductor, Inc. Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
KR0172794B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 미세패턴 형성방법
US5888897A (en) * 1996-10-31 1999-03-30 Intel Corporation Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
US6562544B1 (en) * 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates
JPH10289861A (ja) * 1997-04-16 1998-10-27 Nikon Corp マスクパターン形成方法
US6190989B1 (en) * 1998-07-15 2001-02-20 Micron Technology, Inc. Method for patterning cavities and enhanced cavity shapes for semiconductor devices
US6514648B2 (en) * 1998-08-28 2003-02-04 International Business Machines Corporation Method to produce equal sized features in microlithography
US6120952A (en) * 1998-10-01 2000-09-19 Micron Technology, Inc. Methods of reducing proximity effects in lithographic processes
US6303272B1 (en) * 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
US6121155A (en) * 1998-12-04 2000-09-19 Advanced Micro Devices Integrated circuit fabrication critical dimension control using self-limiting resist etch
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6306558B1 (en) * 1999-04-29 2001-10-23 Taiwan Semiconductor Manufacturing Company Method of forming small contact holes using alternative phase shift masks and negative photoresist
US6410453B1 (en) * 1999-09-02 2002-06-25 Micron Technology, Inc. Method of processing a substrate
US6586142B1 (en) * 1999-09-30 2003-07-01 Taiwan Semiconductor Manufacturing Company Method to overcome image distortion of lines and contact holes in optical lithography
US6194104B1 (en) * 1999-10-12 2001-02-27 Taiwan Semiconductor Manufacturing Company Optical proximity correction (OPC) method for improving lithography process window
US6428936B1 (en) * 1999-12-16 2002-08-06 Intel Corporation Method and apparatus that compensates for phase shift mask manufacturing defects
US6350390B1 (en) * 2000-02-22 2002-02-26 Taiwan Semiconductor Manufacturing Company, Ltd Plasma etch method for forming patterned layer with enhanced critical dimension (CD) control
US6423455B1 (en) * 2000-06-01 2002-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a multiple masking layer photomask
TW526395B (en) * 2000-09-29 2003-04-01 United Microelectronics Corp Method to improve side profile of photoresist pattern
US6599665B1 (en) * 2000-10-10 2003-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making a semiconductor wafer imaging mask having uniform pattern features
US6578190B2 (en) * 2001-01-11 2003-06-10 International Business Machines Corporation Process window based optical proximity correction of lithographic images
US6537708B2 (en) * 2001-01-31 2003-03-25 Photronics, Inc. Electrical critical dimension measurements on photomasks
US6764795B2 (en) * 2001-08-27 2004-07-20 Texas Instruments Incorporated Method and system for mask pattern correction
US6824931B2 (en) * 2001-08-29 2004-11-30 Taiwan Semiconductor Manufacturing Co., Ltd Verification photomask
US6686129B2 (en) * 2001-10-11 2004-02-03 Taiwan Semiconductor Manufacturing Co. Ltd. Partial photoresist etching
DE10154820B4 (de) * 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
US6489237B1 (en) * 2001-12-04 2002-12-03 Taiwan Semiconductor Manufacturing Company Method of patterning lines in semiconductor devices
US6664011B2 (en) * 2001-12-05 2003-12-16 Taiwan Semiconductor Manufacturing Company Hole printing by packing and unpacking using alternating phase-shifting masks
JP3953982B2 (ja) * 2002-06-28 2007-08-08 富士通株式会社 半導体装置の製造方法及びパターンの形成方法
US6649469B1 (en) * 2002-10-11 2003-11-18 Micron Technology, Inc. Methods of forming capacitors
TWI235282B (en) * 2003-07-03 2005-07-01 Nanya Technology Corp Method of correcting optical proximity effect of contact hole
US20050136335A1 (en) * 2003-12-17 2005-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Patterned microelectronic mask layer formation method employing multiple feed-forward linewidth measurement

Also Published As

Publication number Publication date
TW200641996A (en) 2006-12-01
US20060270068A1 (en) 2006-11-30
US7381654B2 (en) 2008-06-03

Similar Documents

Publication Publication Date Title
JP5449642B2 (ja) デュアル周波数バイアスを具備する化学気相堆積チャンバおよびこれを使用するフォトマスク製造方法
TWI326796B (en) Cluster tool and method for process integration in manufacturing of a photomask
CN105280263B (zh) 结构体、其制造方法和塔尔博干涉仪
TWI527117B (zh) 橫向修整硬遮罩的方法
US7183205B2 (en) Method of pitch dimension shrinkage
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
TWI338332B (en) Method for etching a molybdenum layer suitable for photomask fabrication
CN108780740A (zh) 使用离子处理图案化特征的技术
TWI406105B (zh) 使用含碳硬光罩的雙重曝光圖案化方法
TW200402779A (en) Method for fabricating a gate structure of a field effect transistor
US7732335B2 (en) Method for forming pattern in semiconductor device
KR20040090928A (ko) Ｍｒａｍ 장치 제조 방법
TW201023245A (en) Method of manufacturing a semiconductor device
TW200933698A (en) Method of fabricating semiconductor device
TWI267919B (en) Method for fabricating right-angle holes in a substrate
US6372649B1 (en) Method for forming multi-level metal interconnection
CN110517983A (zh) 用于蚀刻期间的低k沟槽保护的原子层沉积
US8084360B2 (en) Method of manufacturing semiconductor device
US20190080925A1 (en) Selective oxide etching method for self-aligned multiple patterning
TW200401946A (en) Process for etching photomasks
US8448103B2 (en) Manufacturing features of different depth by placement of vias
KR100856614B1 (ko) 반도체 소자의 ｓｔｉ 형성 방법 및 그 구조
WO2020170865A1 (ja) 半導体装置の製造方法
US10607852B2 (en) Selective nitride etching method for self-aligned multiple patterning
TWI727049B (zh) 半導體裝置的形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees