TWI255097B - Variable order delta- sigma modulator and DA converter - Google Patents

Variable order delta- sigma modulator and DA converter Download PDF

Info

Publication number
TWI255097B
TWI255097B TW092117381A TW92117381A TWI255097B TW I255097 B TWI255097 B TW I255097B TW 092117381 A TW092117381 A TW 092117381A TW 92117381 A TW92117381 A TW 92117381A TW I255097 B TWI255097 B TW I255097B
Authority
TW
Taiwan
Prior art keywords
order
sigma
sampling frequency
sigma modulator
output
Prior art date
Application number
TW092117381A
Other languages
English (en)
Other versions
TW200406999A (en
Inventor
Akinobu Kawamura
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of TW200406999A publication Critical patent/TW200406999A/zh
Application granted granted Critical
Publication of TWI255097B publication Critical patent/TWI255097B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
    • H03M7/3037—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with weighted feedforward summation, i.e. with feedforward paths from more than one filter stage to the quantiser input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/3002—Conversion to or from differential modulation
    • H03M7/3004—Digital delta-sigma modulation
    • H03M7/3015—Structural details of digital delta-sigma modulators
    • H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
    • H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
    • H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

1255097 玖、發明說明 [發明所屬之技術領域] 本發明係關於得爾搭•西格瑪調變器，尤係關於 對抽樣頻率能以最適階數予以切換之得爾搭·西格瑪 調變器者。 [先前技術] 目前，有行動電話、個人數位助理（PDA Pei.SQnal Digital Assistance)、攜帶式音響裝置等多樣的產品使用 DA(數位/類比）變換器。唯作為該DA變換器者有所謂具備 “得爾搭·西格瑪調變器，，之DA變換器為眾知。該具 備“得爾搭·西袼瑪調變器，，之DA變換器係由；超抽 才水（0\^15311^1丨1^)電路及雜訊整形（1^〇丨364叮丨118)電路進行 1位元量子化等之少位元數量子化，予以減低混淆現象 (aliasing)、量子化雜訊及低通雜訊者。 使用方'上述‘汛整形電路的“得爾搭·西格瑪調變 中/、乜號·雜訊比（S/N)與“得爾搭·西格瑪調變 ^ 之階數間具有如；第9圖所示之每一抽樣頻率的特有 關係圖中，係以X軸表示“得爾搭·西格瑪調變器，， 之階數，而以Y軸表示S/N。 由°亥圖’可知抽樣頻率為8 k Η z，且“得爾搭· Ζ格瑪調變器’，的階數為3時，S/N為最大的5?dB， 右階數提高為4、5階時，該S/N將不降為55dB、及 4 0dB ° 對此’該拙樣頻率為1 6kHz，且“得爾搭·西格 314802 1255097 瑪調變器”的階數為2時，S / N為6 2 d B，而於3、4 階時則S / N升高為7 2 d B、及7 3 d B，且係於5 P皆時減 低為約6 9 d B。 又於抽樣頻率為3 2 k Η z時，若“得爾搭·西格 瑪調變器”的階數為2，該S/N為80dB，階數為3 時上升，而於4階、5階時，則為峰值的約9 0 d B。 由此可知，因由抽樣頻率，係於階數增加時有 S / N增大及減少者。並不能以增加階數獲得高S / N。 唯於第9圖，僅係表示其一示例，並不限定於如第9 圖的狀況。 使用於習用DA變換器的“得爾搭•西格瑪調變 器”因係設定於所定抽樣頻率設計故其階數固定，無 法任意變更，但如近幾年來的行動電路機，有使用手 機通話的音聲模式、亦有使用輸出下載（d 〇 w η - 1 〇 a d ) 樂曲的聲頻模式者。因此，以不同頻率使用DA變換 器的事例增力口 。 此時，若將DA變換器使用於聲頻帶域（20kHz)， 而需如上述，為使S / N最大而配合抽樣頻率（4 4 . 1 k Η z ) 必將選擇最適階數為4階或5階的“得爾搭·西格瑪 調變器”，唯因將該“得爾搭·西格瑪調變器”使用 於處理聲音的低抽樣頻率（8 k Η ζ )時，則較階數為2 或3階之“得爾搭·西格瑪調變器”在於S/N上為 劣° 又若將調變器（m〇d. u 1 a ΐ 〇 r )使用於低抽樣頻率 6 3J4802 A255097 (8 k Η 2 )時； 格$ > *將選擇最適階數為3次的“ p 瑪碉變器” yj 侍爾搭•西 則較階數^ ’使用於高抽樣頻率的44· UHz時， 由 马4次、5次的S/N為劣。 抽樣頻去々D头抽樣頻率與最適階數有其—定 ’率各為·· 8 疋關係。若 將分別 、j2、44·1、48kHz B寺，^Γ η 刀別為：2、4、<; 5亥最適階數 顯示。 （或5)、5階。特於第6圖 [發明所欲解決的課題] 、 為對處於卜、+、卩日s 階數，可考岸預：作：’使在變化抽樣頻率時亦能為最適 Γ碼調變器”用於切換選擇。唯於此；得爾搭· 規模增大、成本高騰、㈣且^方切必使電路 :7:於抽樣頻率切換時依手冊切換:數::， [I:;該操作相當煩雜，…發生二 本發明係為解決上述課題而作， 格瑪調轡哭，，^ 、付_搭•成 Λ 中，切換複數個抽樣頻率使用n 對该被使用抽樣頻率經常為最 此後得 成，實現上述可變型得爾搭·西格^係以簡單電路構 又於抽樣頻率變化時，可列=器為其目的。 叫出新拙樣頻率 能實現自動切換操作為最適階數的、·，且 調變器”為目的。 于爾合·西袼碼 瑪調：於f訊整形器使用可變階數得爾搭.西格 ' 貝現對使用的抽樣頻率具有最適S/1V之 1255097 DA變換器。 [解決問題的手段] 申請專利範圍第1項的發明係；設置一種變更 構成得爾搭·西格瑪調變器之複數個積分器組合予以 變更上述得爾搭·西格瑪調變器的階數之變更機構， 以該變更機構使上述得爾搭·西格瑪調變器的階數為 最適於抽樣頻率的階數。 申請專利範圍第2項的發明係；於對次段積分 器供應量子化誤差予以構成之得爾搭·西格瑪調變器 中，具備：為斷續設於供應量子化誤差於次段積分器 之連結部電路的斷續機構，及控制上述斷續機構斷續 之控制機構，使得爾搭·西格瑪調變器之階數為可變 階數。 申請專利範圍第3項的發明，係具有：依據變 更得爾搭·西格瑪調變器的階數及複數個積分器的組 合之機構所顯示的積積分器連接關係或連接之斷續 的圖表，以及顯示抽樣頻率與最適階數關係的圖表， 而伴隨抽樣頻率的切換以將調變器的階數切換成最 適於新抽樣頻率的階數之控制機構的第1或第2項記 載之可變階數得爾搭·西格瑪調變器。 申請專利範圍第4項的發明係；具備：第1乃 至第3項中記載之任何一種得爾搭·西格瑪調變器之 數位·類比變換器。 [實施方式] 314802 1255097 第1圖係表示本發明第1實施形態之得爾搭· 西格瑪調變器的方塊圖。圖中，係由加算器1將數位 輸入信號X與後述之量子化誤差-Q丨的延遲信號予以 加算後，由量子化器2將加算器1供應的輸出，以量 子化信號Y ；!予以輸出。又於加算器3將量子化輸出 Y }與後述加算器9之輸出予以加算後輸出得爾搭·西 格瑪調變輸出Y。而於減算器4，係由上述加算器1 之輸出U1減算量子化信號Y1，輸出第1量子化誤差 -Q1。延遲電路5係設於減算器4及加算器1間，予 以產生上述量子化誤差-Q1之延遲信號。 加算器6係將減算器4輸出之第1量子化誤差 -Q 1與延遲後述減算器1 0輸出而獲得的信號予以加 算後，輸出加算輸出U 2。復將選擇減算器4之輸出 及供應0信號端子1 8的輸出之選擇器S e 1，設於加 算器6及減算器4間。由量子化器7將加算輸出U 2 予以量子化，以輸出量子化信號Y 2，係由差分信號 (differential signal)產生器8產生量子化信號Y2 與該延遲輸出之差分信號，而由加算器9將該差分信 號與後述差分信號產生器1 5之信號予以加算，又， 減算器1 0係由加算器6之輸出U 2減算量子化器7 之輸出Y 2，輸出第2量子化誤差-Q 2。延遲電路1 1 係設於減算器1 0及加算器6間，以產生第2量子化 誤差-Q 2的延遲信號。 加算器1 2係將減算器1 0輸出之第2量子化誤 314802 1255097 差-Q 2與後述延遲減算器1 6輸出之信號予以加算， 輸出加算輸出U 3。而選擇減算器1 0的輸出及供應0 信號的端子1 9輸出之選擇器S e 2係設於加算器1 2 及減算器1 0間。又，量子化器1 3係將加算輸出U 3 予以量子化，以輸出量子化信號Y 3，而於差分信號 產生器1 4產生量子化信號Y 3與該延遲輸出之差分信 號，由差分信號產生器1 5，產生來自差分信號產生 器1 4之信號與該延遲輸出之差分信號，減算器1 6 係由加算器1 2的輸出U 3，減算量子化器7之輸出 Y 2。延遲電路1 7係設於減算器1 6與加算器1 2間， 產生第3量子化誤差-Q3的延遲信號。 於該電路中，先就選擇器及階數的關係說明如 下： 首先，將選擇器Se 1連接於減算器4之輸出方， 將選擇器S e 2接於減算器1 0之輸出方，即可形成由 3個積分器所成的調變器，以構成3階數“得爾搭· 西格瑪調變器”。復將選擇器S e 1連接於減算器4 之輸出方，而將選擇器S e 2接於供應0信號的端子 1 9時’該電路可由加鼻器1 2切斷延遲電路1 7的電 路塊，即可構成2階數“得爾搭·西格瑪調變器”。 若將選擇器S e 1及S e 2連接於供應0信號的端子1 8、 1 9時，可將加算器6至延遲電路1 1的電路塊切斷而 成為1階數“得爾搭·西格瑪調變器”。 如上述，將量子化誤差供於次段積分器構造的 10 314802 1255097 “得爾搭·西格瑪調變器”，係在向次段傳遞量子化 誤差之連接電路中，介裝選擇器，以實現可變階數之 得爾搭·西格瑪調變器。 於本實施形態中，係就量子化誤差供於次段積 分器形態的3階得爾搭·西格瑪調變器予以說明。同 樣，亦可將量子化誤差供於次段積分器，以形成4 階數以上的得爾搭·西格瑪調變器，而於4階數以上 的得爾搭·西格瑪調變器，亦得以同樣地在量子化誤 差供於次段積分器的連接部中，設置斷續電路的選擇 器，使階數為可變的方式。 第2圖係表示本發明第2實施形態之5階數得 爾搭·西格瑪調變器電路的方塊圖。 圖中，1 0 1為輸入端子、1 0 2為輸出端子、1 0 3 係量子化器、S 1至S 7係選擇器、 1 1 1，1 1 4，1 1 7，1 1 9，1 2 2，1 2 4 至 1 3 0 為乘算器、 1 1 2，1 1 5，1 2 0為減算器、1 3 5至1 3 8為加算器、 1 1 3，1 1 6，1 1 8，1 2 1，1 2 3 係積分器、1 3 1 至 1 3 4 為 0 信 號供應0端子（下稱0輸出端子），而該調變器係以下 方式構成。 將輸入端子1 ο 1連接於乘算器m，將其輸出供 於減算器1 1 2之加算輸入端子，將減算器1 1 2之信號 供於第1積分器1 1 3，且將積分器1 1 3的信號供於乘 算器1 1 4及乘算器1 2 4。以選擇器S 1選擇第1積分 器1 ] 3及乘算器1 1 4之信號，將選擇信號輸入於減算 314802 11 1255097 器Π 5之加算輸入端子。且將減算器1 1 5連接於第2 積分器1 1 6，由選擇器S 5選擇第2積分器1 1 6的輸 出及第1的0輸出端子1 31，而將該選擇器S 5之信 號經由乘算器1 1 7連接於第3積分器1 1 8。由第3積 分器1 1 8而來的信號係供於乘算器1 1 9，由選擇器S 6 選擇乘算器1 1 9的輸出及0輸入端子1 3 2，將其所選 擇的信號供於減算器1 2 0之加算輸入端子。減算器 1 2 0的信號係供於第4積分器1 2 1，由選擇器S 7選擇 該輸出及0輸出端子1 3 3，再經由乘算器1 2 2輸入於 第5積分器1 2 3。來自積分器1 2 3的信號即經由乘算 器1 2 8輸入於加算器1 3 6之第1輸入端子，且將來自 加算器1 3 6之信號經由量子化器1 0 3供於輸出端子 102 α 量子化器1 0 3的信號Υ，供於減算器11 2之減算 輸入端子。復將來自量子化器1 0 3的信號，與由第3 積分器1 1 8經由乘算器1 2 9的信號，以選擇器S 4予 以選擇後輸入減算器1 1 5之減算輸入端子。 而將第5積分器1 2 3之信號，經由乘算器1 3 0 回授於減算器1 2 0的減算輸入端子。 復將來自第1積分器1 1 3經由乘算器1 2 4之信 號，與0輸入端子1 3 4，係輸入於由第2選擇器S 2 選擇之加算器1 3 5的輸入端子。且由第2積分器1 1 6 經由乘算器1 2 5的信號及第2積分器Π 6之信號以選 擇器S 3予以選擇，將選擇信號輸入於加算器1 3 5之 12 314802 1255097 輸入端子。 復將第3積分器1 1 8的信號經由乘算器1 2 6，與 上述加算器1 3 5之信號同時輸入於加算器1 3 6。而將 加算器1 3 6的信號，與由積分器1 2 1經由乘算器1 2 7 的信號同時輸入於加算器1 3 7。最後，係將加算器1 3 7 之輸出信號輸入於加算器1 3 8之第2輸入端子。 上述狀況為第2圖之電路構造。 其次，說明於該“得爾搭·西格瑪調變器”中， 以使用選擇器切換其階數的方法於後，而各選擇器的 N端子、F端子定義如下：對選擇器S1而言，其N 端子係乘算器1 1 4的輸出端子，而F端子即為積分器 1 1 3的輸出端子。 又於選擇器S 2，該N端子係指乘算器1 2 4的輸 出端子，F端子為0輸出1 3 4之輸出端子。 在選擇器S 3來說，N端子係指乘算器1 2 5的輸 出端子，而F端子即為第2積分器1 1 6之輸出端子。 於選擇器S 4中，N端子係指乘算器1 2 9的輸出 端子，而F端子係指輸出1 0 2端子。 又於選擇器S 5，N端子係指積分器11 6之輸出 端子，F端子係指0輸出1 3 1端子。 於選擇器S 6，N端子為乘算器1 1 9之輸出端子， F端子即為0輸出1 3 2端子。 又於選擇器S 7中，N端子係積分器1 2 1之輸出 端子，而，F端子即係0輸出1 3 3端子。 13 314802 1255097 如依上述定義，將第2圖中之選擇器S1至S 7 連接於F端子時，若將第2圖改寫即為如第3圖的狀 況，也就是說；改寫後的於“得爾搭·西格瑪調變器” 係將輸入端子1 0 1、乘算器1 1 1、加算器1 1 2、積分 器1 1 3、加算器1 1 5、積分器1 1 6、量子化器1 0 3、輸 出端子1 0 2等予以串連，而將輸出Y作為2個加算器 1 1 2及1 1 5的減算輸入，予以回授的構造。因該“得 爾搭•西格瑪調變器”係於回授迴路内設有積分器 1 1 3及1 1 6，而成為2階數得爾搭·西格瑪調變器。 其次，若將選擇器S1至S 5連接於N端子，而 將選擇器S 6、S 7連接於F端子時，改寫第2圖即可 獲得第4圖。也就是說；新得爾搭·西格瑪調變器係 於第3圖之2階數得爾搭·西格瑪調變器，串連構成 要件的乘算器1 1 7及積分器1 1 8於上述積分器1 1 6， 將積分器1 1 8的輸出經由乘算器1 2 9，作為減算輸入 予以回授。 復將積分器11 3及積分器1 1 6之輸出分別經由 乘算器1 2 4、1 2 5輸入於加算器1 3 5，且將該加算器 1 3 5的輸出，與經由乘算器1 2 6之積分器1 1 8的輸 出，同時輸入於加算器1 3 6。其次，係將該加算器1 3 6 之輸出供於量子化器1 0 3，將該量子化輸出Y予以輸 出，且將輸出Y作為減算輸入予以回授。因此，該得 爾搭·西格瑪調變器即成為具有3個積分器1 1 3、 1 1 6、1 1 8的3階數得g搭·西格瑪調變器。 314802 14 1255097 同樣，若將選擇器S1至S 6連接於N端子，而 在選擇器S 7於N端子為“斷開（〇 f f ) ”時，得爾搭· 西格瑪調變器具備4個積分器，成為4階數得爾搭· 西格瑪調變器。若將全部選擇器S1至S 7連接於N 端子時，該得爾搭·西格瑪調變器將具備5個積分器 為5階數得爾搭·西格瑪調變器。 總括上述，可整理出關連表如第5圖所示，表 中，列示有階數與選擇器選擇端子之關係。 如上述，於本實施形態，係設置選擇器S1至 S 7，以變化電路的連接關係，得不擴大電路規模以實 現可變階數之得爾搭·西格瑪調變器。 第7圖係本發明第3實施形態之一種具有伴隨 切換抽樣頻率而自動切換為最適階數的控制機構之 得爾搭·西格瑪調變器示例圖。圖中，得爾搭·西格 瑪調·變器40為具有選擇機構的可變階數之調變器， 為由CPU4 1對應於抽樣頻率實現最適於調變器的階 數控制者。首先，在該抽樣頻率檢測部4 2進行現用 抽樣頻率的檢測，而以記憶裝置4 3收納Μ表及N表。 其中，Μ表係以第9圖所示之階數對S / Ν圖表作成抽 樣頻率，及其最適階數組合之表例（如依第9圖，抽 樣頻率為 8kHz、1 6kHz、32kHz、44. 1 kHz、48kHz 時， 分另!J以2 P皆數、4 P皆數、5階數、4階數（或5階數）、 5階數為最適，可作成如第6圖之表）者。又、N表係 表示調變器階數，及由變更複數個積分器組合機構之 15 314802 1255097 積分器連接關係（其中一例係上述第5圖所示之表示 得爾搭·西格瑪調變器階數及選擇器選擇端子之接續 關係表）者。 抽樣頻率檢測部4 2，係將切換抽樣頻率予以檢 測後，將該頻率通知CPU。由CPU參照該抽樣頻率， 及記憶於記憶裝置之上述Μ表，決定最適於抽樣頻率 的階數，復為實現該階數之得爾搭•西格瑪調變器， 依上述Ν表決定選擇器之連接關係。將決定選擇器連 接關係的控制信號輸於抽樣頻率檢測部4 2，即可由， 可變階數得爾搭·西格瑪調變器依該信號實現最適階 數之得爾搭·西格瑪調變器。 又於該實施形態中，係由抽樣頻率檢測機構測 出抽樣頻率的示例，但得不限於此，亦不排除設定抽 樣頻率，使用該設定抽樣頻率的數值者。 第8圖為表示本發明第4實施形態之D A (數位類 比）變換器。該數位輸入信號係輸入於超抽樣 (〇v e r s a m ρ丨1 n g )電路5 0，且於該超抽樣電路增高數 位信號之抽樣頻率，將其輸出信號供於雜訊整形器 (η〇1 s e s h a p e r ) 5 1，由雜訊整形器5 1降低低通雜訊， 將雜訊整形信號供於波形整形電路5 2及低通濾波器 5 3。再由波形整形電路5 2及低通濾波器5 3將數位信 號變換為類比信號。在雜訊整形器51使用上述可變 階數得爾搭*西格瑪調變器，得對使用之抽樣頻率實 現具有最適S/N的DA變換器’。 314802 16 1255097 [發明的效果] 如依本發明，係於可切換抽樣頻率之機器中， 可實現在使用的每一抽樣頻率為最適階數之得爾 搭·西格瑪調變器。因而，得以維持經常付與最高 S / N之特性。 如依申請專利範圍第2項的發明，得隨著抽樣 頻率的切換自動切換得爾搭·西格瑪調變器之階數， 因此，無須使用者依操作手冊切換得爾搭·西格瑪調 變器之階數，因而得以獲得最佳特性。 如依申請專利範圍第4項的發明，即可對使用的抽樣 頻率實現具有最適S/N的DA變換器。 [圖式簡單說明] 第1圖係本發明第1實施形態之可變階數得爾搭·西 格瑪調變器電路的方塊圖。 第2圖係本發明第2實施形態之可變階數得爾搭· 西格瑪調變器電路的方塊圖。 第3圖係於本發明第2實施形態之可變階數得 爾搭·西格瑪調變器中，將全部選擇器連接於F端子 時之等價電路方塊圖。 第4圖係於本發明第2實施形態之可變階數得 爾搭·西格瑪調變器中，將選擇器S1至S 5接於N 端子，而將加算器選擇器S 6、S 7連接於F端子時之 等價電路方塊圖。 第5圖係記述本發明第2實施形態之可變階數 17 314802 1255097 得爾搭·西格瑪調變器的選擇器連接狀態及階數關係 的相關圖表。 第6圖係記述抽樣頻率與最適階數關係的相關 圖表 。 第7圖一種具有階數自動切換機構的得爾搭· 西格瑪調變器示例圖。 第8圖一種數位類比變換器方塊圖。 第9圖係表示每一抽樣頻率之得爾搭·西格瑪 調變器階數與S / N關係的相關圖表。 1、6 、9 、 12 加 算 器 2、Ί 量 子 化 哭 4、1 0〜 16 減 算 器 5、1 卜 17 延 遲 電 路 8、1 4、 15 差 分 信 號 產 生 哭 σσ 18、 19 端 子 40 得 爾搭^ •西格瑪 調變器 4 1 CPU 42 才由 樣 頻 率 檢 測 部 43 記 憶 裝 置 50 超 抽 樣 電 路 51 雜 訊 整 形 器 52 波 形 整 形 電 路 53 低 通 /it- 波 器 Se、 S1至 S7 選 擇 哭 ΌΌ 10 1 輸 入 端 子 102 輸 出 端 子 103 子 化 端 子 18 314802 1255097 113、 1 1卜 112、 1 35至 131至 116、 118、 121、 123 114 、 117 、 119、 122 1 1 5、1 20 138 134 1 2 4至1 3 0積分器 乘算器 減算器 力σ算器 0信號輸出端子 314802 19

Claims (1)

1255097 银).· 第92 1 1 738 1號專利申請案 申請專利範圍修正本 1. 一括. (94年^月Π日) 可交階數得爾搭·西格瑪調變器，係設置一種變更 構成得爾搭•西格瑪調變器之複數個積分器組合予2變 更上述得爾搭.西格瑪調變器的階數之變更機構，以: 1機構使上述得爾搭•西格瑪調變器的階數為最適於 抽樣頻率的階數者。 、 2·種可變階數得爾搭•西格瑪調㈣，係於_ a 器供應量子化★呉差+ 搂# π 又貝刀 于化决差予以構成之得爾搭·西格瑪調變哭 中，具備： 夂°σ 為斷續設於供應量子化誤差於次段積分 部電路的斷續機構，及 逆… 控制上述斷續機構斷續之控制機構， 使得爾搭·西袼瑪調變器之階數為可 3·如申請專利範圍第丨或第2項 飞弟項5己载之可變階數得爾棵· 西格瑪調變器，係且右·栌嫱㈣击 付觸俗· 器的階數及複數個積分器的組 …- 口〜饵構所顯示的藉 7刀器連接關係或連接之斷續的圖表 、、 與敢適階數關係的圖表，而伴隨抽樣頻率的切換以= =器的階數切換成最適於新抽樣頻率的階數之控制機。 4· 一種數位類比變換器，其特徵為具 搭·西格瑪調變器’該可變階數 ：又匕數仲爾 兩柃•西袼瑪調變器， 314802修正本 1 1255097 係設置一種變更構成得爾搭•西袼 分器組合予以傲$ p + 馬5周蝥器之複數個積 口卞以k更上述得爾搭•西 變更機構’以該變更機構使上述得爾^變器的階數之 的階數為最適於抽樣頻率的階數者。。.西格瑪調變器 5. 一種數位類比變換器，其特徵為具備1 搭·西格瑪調變哭，寸·比如 種可變階數得爾 係於對次段積分器 W。瑪錢益， 搭·西格瑪調變器中，具備： 以構成之得爾 部電Si!:於供應量子化誤差於次段積分器之連結 口丨电路的斷續機構，及 控制上述斷續機構斷續之控制機構， 6 得爾搭·西格瑪調變器之階數為可變階數者。 6·如申請專利範圍帛 交I白數者 弟項之數位類比變換器，其 ’:¾數得爾搭·西格瑪調變器，係具有：依據變 二格·西格瑪調變器的階數及複數個積分器的組合 、冓所員不的積分為連接關係或連接之斷續的圖 表：以及顯示抽樣頻率與最適階數關係的圖表，而伴隨 4杈頻率的切才奐以將言周冑器的階數切換成最適於新抽 樣頻率的階數之控制機構。 314802修正本 2
TW092117381A 2002-08-12 2003-06-26 Variable order delta- sigma modulator and DA converter TWI255097B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002234925A JP3748543B2 (ja) 2002-08-12 2002-08-12 可変次数型デルタシグマ変調器及びｄａ変換器

Publications (2)

Publication Number Publication Date
TW200406999A TW200406999A (en) 2004-05-01
TWI255097B true TWI255097B (en) 2006-05-11

Family

ID=31884365

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092117381A TWI255097B (en) 2002-08-12 2003-06-26 Variable order delta- sigma modulator and DA converter

Country Status (4)

Country Link
US (2) US6839012B2 (zh)
JP (1) JP3748543B2 (zh)
CN (1) CN1234257C (zh)
TW (1) TWI255097B (zh)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
ATE342611T1 (de) * 2002-03-20 2006-11-15 Freescale Semiconductor Inc Analog-digital sigma-delta modulator mit fir- filter
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US20060049970A1 (en) * 2002-09-30 2006-03-09 Derk Reefman Sigma-delta modulation
US7561635B2 (en) * 2003-08-05 2009-07-14 Stmicroelectronics Nv Variable coder apparatus for resonant power conversion and method
US7706495B2 (en) * 2004-03-12 2010-04-27 Panasonic Corporation Two-point frequency modulation apparatus
US7295049B1 (en) * 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
WO2006024317A1 (de) * 2004-09-02 2006-03-09 Infineon Technologies Ag Sigma-delta-analog-digital-wandler für eine xdsl-multistandard-eingangsstufe
WO2006053152A1 (en) 2004-11-12 2006-05-18 Analog Devices, Inc. Dual-mode delta-sigma analog to digital converter system and method
JP2006173819A (ja) 2004-12-14 2006-06-29 Sharp Corp スイッチングアンプ
JP2006211045A (ja) 2005-01-25 2006-08-10 Matsushita Electric Ind Co Ltd 縦続型可変次数式δς変調器
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7321325B2 (en) * 2005-07-07 2008-01-22 Realtek Semiconductor Corp. Background calibration of continuous-time delta-sigma modulator
US7324028B2 (en) * 2005-09-23 2008-01-29 Realtek Semiconductor Corp. Self-calibrating continuous-time delta-sigma modulator
US7277032B2 (en) * 2005-10-21 2007-10-02 Realtek Semiconductor Corp. Low-pass filter based delta-sigma modulator
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
WO2008043397A1 (en) * 2006-10-13 2008-04-17 Freescale Semiconductor, Inc. Analogue-to-digital converter apparatus and method of reusing an analogue-to-digital converter circuit
US7446687B2 (en) * 2006-10-27 2008-11-04 Realtek Semiconductor Corp. Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
US7515071B2 (en) * 2006-11-30 2009-04-07 Broadcom Corporation Method and system for audio CODEC voice ADC processing
JP2008187375A (ja) * 2007-01-29 2008-08-14 Rohm Co Ltd アナログデジタル変換器およびそれを用いた電子機器
JP4745267B2 (ja) 2007-02-21 2011-08-10 パナソニック株式会社 デルタシグマ変調器とそれを備えたｄａ変換装置
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US7737724B2 (en) * 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8040266B2 (en) * 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
WO2009053949A1 (en) * 2007-10-22 2009-04-30 Freescale Semiconductor, Inc. Analog to digital converter with multiple modes, signal processing system and electronic apparatus
US7609188B2 (en) * 2007-11-21 2009-10-27 Infineon Technologies Ag Multi-standard analog-to-digital data conversion
US7663521B2 (en) * 2008-03-19 2010-02-16 Infineon Technologies Ag Oversampling PID controller for integration with a delta-sigma analog-to-digital converter
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8390494B2 (en) * 2010-01-15 2013-03-05 Asahi Kasei Microdevices Corporation Second order noise coupling with zero optimization modulator and method
US8405535B1 (en) * 2011-08-08 2013-03-26 Altera Corporation Integrated circuit with configurable analog to digital converter
US8698660B2 (en) * 2011-11-01 2014-04-15 Ess Technology, Inc. Feedback in noise shaping control loop
US8922411B2 (en) * 2012-03-26 2014-12-30 Infineon Technologies Ag Configurable hardware-sharing multi-channel ADC
US9136865B2 (en) * 2014-02-11 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage digital-to-analog converter
US9825645B1 (en) * 2016-12-22 2017-11-21 Infineon Technologies Ag Self-oscillating dual-slope integrating quantizer for sigma delta modulators

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274375A (en) * 1992-04-17 1993-12-28 Crystal Semiconductor Corporation Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance
US6087969A (en) 1998-04-27 2000-07-11 Motorola, Inc. Sigma-delta modulator and method for digitizing a signal
GB9917567D0 (en) 1999-07-28 1999-09-29 Koninkl Philips Electronics Nv Variable order sigma-delta modulator
US6556159B1 (en) * 2001-09-17 2003-04-29 Cirrus Logic, Inc. Variable order modulator

Also Published As

Publication number Publication date
US6839012B2 (en) 2005-01-04
CN1484466A (zh) 2004-03-24
US7129873B2 (en) 2006-10-31
JP3748543B2 (ja) 2006-02-22
CN1234257C (zh) 2005-12-28
US20040036640A1 (en) 2004-02-26
TW200406999A (en) 2004-05-01
JP2004080152A (ja) 2004-03-11
US20050088328A1 (en) 2005-04-28

Similar Documents

Publication Publication Date Title
TWI255097B (en) Variable order delta- sigma modulator and DA converter
TWI320268B (en) Third order sigma-delta modulator
JP4950223B2 (ja) 入力音声信号に超音波信号を加えることによってデジタルアンプの性能を改善するためのシステム及び方法
US10008994B2 (en) Audio amplifier system
US7936293B2 (en) Delta-sigma modulator
CN107112958A (zh) D类放大器电路
JP4897873B2 (ja) デジタル信号コンバータ
EP2860875A1 (en) Analogue to digital converter
JP2019531612A5 (zh)
WO2007136920A2 (en) High efficiency converter providing switching amplifier bias
JP2014112866A (ja) 結合されたディジタル対アナログコンバータおよび信号フィルタ
CN104170405A (zh) 用于播放音频信号的低噪声低功耗装置
JP2005506727A5 (zh)
JP2006211045A (ja) 縦続型可変次数式δς変調器
JP2010199970A (ja) Δς変調回路およびシステム
US20120114033A1 (en) Using multi-level pulse width modulated signal for real time noise cancellation
KR100744885B1 (ko) 펄스 변조기 및 펄스 변조 방법
JP2006101531A (ja) 可変次数型デルタシグマ変調器及びｄａ変換器
JP2007142996A (ja) オーディオミキシング装置
JPH07505034A (ja) インピーダンス発生器およびインピーダンスを発生させる方法
JP2016111430A (ja) Ｐｗｍ変調装置および音声信号出力装置
JP2008187315A (ja) Δς変調器、その制御方法、ならびにそれら用いたデジタルオーディオ処理回路ならびに電子機器
CN104365018B (zh) 用于可变电源电压的开关放大器
CN110235373A (zh) D/a转换设备、方法、存储介质、电子乐器和信息处理装置
JP6401929B2 (ja) Δσｄ／ａコンバータおよびそれを用いた信号処理回路および電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees