TWI255017B - Flash memory and fabricating method thereof - Google Patents
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Description
1255017 15357twf.doc/g 九、發明說明: 【發明所屬之技術領域】 本發明是有關於—種記憶體元件及其製造方法,且特 別是有關於-種快閃記憶體及其製造方法。 【先前技術】 錄ΐ閃記憶體由於具有可多次進行資料之存入、讀取、 ^于、專動作,且存人之:#料在斷電後也不會消失之優點。 • f此’已成為個人電腦和電子設備所廣泛採用的-種記憶 體元件。 “ '、型的快閃錢體細摻雜的多晶%製作浮置間極 Floating Gate)與控制閘極(c〇ntr〇i Gate),且浮置問極與控 制閘極之間以閘間介電層相隔,而浮置閘極與基底間以穿 隨^電層相隔,從而構成一堆疊閘極快閃記憶體。當對快 閃義體進仃寫入/抹除(Write/E叫資料之操作時,係藉 =於控制閘極、源極區與雜區施加偏壓,以使電子注入 彳置^極或使電子從浮置閘極拉出。而在讀取快閃記憶體 中的資料日^,係於控制閘極上施加一工作電壓,此時浮置 問極的帶電狀態會影響下方通道區(Channei)的開/關,而此 通道區之開/關即為判讀資料值「0」或「1」之依據。 另方面,當控制閘極與浮置閘極之間的閘極耦合率 (Gate胃Couple Ratio ’ GCR)越大,則表示可以使用較低的工 作電壓來細作記憶體。所以,目前各界係以增加問間介電 層之電容為努力目標,以藉此提高閘極麵合率。-般說來, 增加閘間介電層電容之方法為增加控制問極層與浮置問極 5 1255017 15357twf.doc/g 層之間所夾的面積。然而,製程本身所存在之 用以製作洋置閘極或控细極之圖案化_程,^,例如 控制閘極與浮置閘極之間所夾的面積的阻礙,而=為提升 積度的提升也纽製程时之贿。 %且心牛集 【發明内容】 有鑑於此,本發明的目的就是在提供 及其製造方法,以提高閘_合率以及元件積=咕體 本發明提出-種快閃記憶體的製造方法,此ς 。紛i,於基底上形成罩幕層,此軍幕層具有數 ,汗口,而暴路出部分的基底。之後,於開口底部形 ::電=接著,於開口之侧壁形成數個條狀導體間隙壁牙。 ^ ’圖*化這些條狀導體_壁,以形成數個浮置間極。 ,、“後’以浮置閘極鱗幕,於開σ底部之基底中形成數條 埋入式摻雜區。之後,於基底上形成關介電層。接著, 於基底上形成填滿這些開口之數個控制閘極。繼之,移除 罩幕層’而形成數個記憶單元。然後,於這些記憶單元側 邊之基底中形成數個源極區與汲極區。 、依照本發明的較佳實施例所述之快閃記憶體的製造方 法,上述於開口之側壁形成條狀導體間隙壁之步驟包括·· 先於基底上形成第一導體層,之後以自行對準之方式,利 用餘刻製&移除部分的第一導體層,以於開口之側壁形成 這些條狀導體間隙壁。 依照本發明的較佳實施例所述之快閃記憶體的製造方 法’上述於基底上形成填滿開口之控制閘極之步驟包括·· 6 1255017 15357twfdoc/g 然後,移除開口以外之部分 是賴程;化;其中’移、 法,述之快閃記憶體的製造方 所日士 皁拳層之材貝包括與浮置閘極、控制P弓枕 貝,、有不_刻選擇性者,其例如是氮切。h之材 依照本發_較佳實施靖述 ί,更包括··先於基底上形成介電層,之後造方 成數個源極接觸窗與數個汲極接觸窗。丨電層中形 浮置的快閃記憶體,其 閘極·合率可以提升。此外,:用二==間的 f憶單元中形成兩個記憶一個 控制間極。因此,可以提升元件積集度係共用同—個 式摻==:===係、數條埋人 =制广數個間間介電層、多數成數 推係平行設置於基底中^ 埋入式中源; 雜區與源極區之間的基底上,:及入式摻 之間的基底上。控制細系配置於埋入式摻雜;與;= 7 1255017 15357twf.doc/g 極上,且填滿相鄰二浮置閘極之間的間隙,而且各個控制 閘極係沿著上述之方向延伸。閘間介電層係配置於控制閘 極與浮置閘極之間,以及控制閘極與埋入式摻雜區之間。 穿隧介電層係配置於浮置閘極與基底之間。 依照本發明的較佳實施例所述之快閃記憶體,更包 括:數個源極接觸窗與數個没極接觸窗。其中,源極接觸 窗配置於基底上,且與源極區電性連接;而汲極接觸窗配 置於基底上,且與汲極區電性連接。 依照本發明的較佳實施例所述之快閃記憶體及其製造 方法’上述之基底之換雜型悲為第一導電型’而源極區、 汲極區與埋入式摻雜區之摻雜型態為第二導電型。 依照本發明的較佳實施例所述之快閃記憶體及其製造 方法,上述之基底具有第二導電型之深摻雜區與第一導電 型之淺摻雜區,其中淺摻雜區位於深摻雜區中,而且源極 區、汲極區與埋入式摻雜區位於淺摻雜區中。 依照本發明的較佳實施例所述之快閃記憶體及其製造 方法,上述之閘間介電層之材質例如是氧化矽/氮化矽/氧 化矽或氧化矽。 依照本發明的較佳實施例所述之快閃記憶體,上述之 浮置閘極、控制閘極之材質例如是摻雜多晶矽。 由於本發明之快閃記憶體其浮置閘極的一側為一弧 狀。因此,相較於習知的堆疊閘極快閃記憶體,本發明之 快閃記憶體其浮置閘極與控制閘極之間所夾的面積較大。 所以,浮置閘極與控制閘極之間的閘極耦合率可以提升, 8 1255017 15357twf.d〇c/g 從而提而元件效能。 #為讓本發明之上述和其他目的、特徵和優點能更明顯
易懂,下文特舉較佳實施例,並配合所附圖式,作詳細說 明如下。 W 【實施方式】 一圖1是繪示依照本發明一較佳實施例的一種快閃記憶 體之上視不意圖。圖2是繪示由圖1之I-Ι,剖面(X方向) 所得之剖面示意圖。 明同%參照圖1與圖2,本發明之快閃記憶體係由基 氏1〇〇、數條埋入式摻雜區102、數個源極區104a、數個 =區l〇4b、數個浮置間極1〇6、數條控制問極⑽ 固=介電層110、數個穿隧介電層m所構成。在本實 二,體更包括有數個源極接觸窗 定羞ft」基底ι〇0上已配置有多數個隔離結構1〇1,而 有深摻雜區,外,在本實施例中,基底100中更配置 >'、區16與淺摻雜區118。中,淺雜卩 於深摻雜區116中。在以乡雜£118位 例如是P型基底觸之捧雜型態 雜/乡區116之摻雜型態例如是η型,淺养 雜之摻雜型態例如是ρ型。 且各:CCi摻雜區1〇2係平行設置於基底100中, 方向二向延伸 例如是'型,且位於淺摻雜雜區102之摻雜型態 1255017 15357twf.doc/g 此外,源極區l〇4a與汲極區1〇4b係八 式摻雜區102兩側之基底1〇〇中。在一二,配置於埋入 l〇4a與祕區聰之摻雜型態例如^ 7巾,源極區 雜區118中。 丄’且位於淺摻 另外,浮置閘極106係配置於埋入式 極區104a之間的基底1〇〇上,以及埋=區搬與源 極區104b之間的基底100上。其中’浮置區102與汲 是摻雜多晶㈣是其他的導電材料。甲亟之材質例如 此外,控制閘極108係配置於埋入式摻 置閉極1()6上,且填滿相鄰二浮置_ γ而上述之方向延伸::往 的導電之材質例如是摻雜多晶石夕或是其他 間介電層U〇係配置於控制間極⑽盘浮置 :極刚之間,以及控制閘極應與: 置於卜,源極接觸窗_與沒極接觸窗=係配 =底刚上,且分別與源極區104a及汲極區娜電 記知’本發明之快閃記憶體係由多數個 4早兀120所構成,且各個記憶單元係包含有兩個記憶 1255017 ]5357t\vfd〇c/g ,二換言之,藉由兩個記憶胞共用同一個控制閘極,可以 提高元件積集度。此外,由於本發明之快閃記憶體,其浮 置閘極之-側為弧形,因此可以提高閘極轉合率,從而提 高元件效能。 以下係以圖3A〜3E之製造流程上視示意圖以及圖 4AME之製造流程剖面示意圖,來說明上述之快閃記憶體 的方法。其中,圖4A〜4E是由3A〜3E之ΙΙ-ΙΓ剖面(X 方向)所得之剖面示意圖。 _ 明同時參照圖3A與圖4A,本發明之快閃記憶體的製 作係先提供基底200,且基底200上已形成有多數個隔離 結構201,而定義出主動區。其中,基底2〇〇例如是p型 基底。然後,於基底200中形成深摻雜區2〇2,其中深摻 雜區202之摻雜型態例如是n型。之後,於深摻雜區2〇2 中形成淺摻雜區204,其中淺摻雜區204之摻雜型態例如 是Ρ型。 接著,於基底200上形成一層罩幕層2〇6。此罩幕層 _ 206之材質包括與後縯形成之浮置閘極、控制閘極具有不 同姓刻選擇性者,其例如是氮化矽。罩幕層2〇6之^成方 法例如是化學氣相沈積法(Chemical Vap0r Deposition, CVD) 〇 繼之,圖案化罩幕層206,以形成多數個開口 2〇8。這 些開口 208例如是沿著Y方向延伸,而成條狀佈局。^ 之後,請同時參照圖3B與圖4B,於開口 208底部形 成穿隧介電層210。此穿隧介電層210之材質例如是氧^ 11 1255017 15357twf.doc/g 矽,其形成方法例如是熱氧化法。 接著,於開口 208之側壁形成多數個條狀導體間隙辟 212,這些導體間隙壁212例如是沿著γ方向延伸,而= 條狀佈局。此條狀導體間隙壁212之形成步驟例如是先形 成一層導體層,其材質例如是摻雜多晶矽,而其形成方法 例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後, ,行離子植入步驟以形成之;或者也可以採用臨場^入摻 質之方式,以化學氣相沈積法形成之。之後,以自行對準 之方式,進行蝕刻製程,移除部分導體層而形成這些 間隙壁212。 一 触繼之,請同時參照圖3C與圖4C,圖案化這些條狀導 體間隙壁212,以形成數個浮置閘極212a。其中,這些浮 置閘極212a係排列成一行/列陣列。然後,以浮置閘極212a 為罩幕,於開口 208底部之基底2〇〇中形成數條埋入式摻 雜區214埋入式摻雜區214之形成方法例如是離子植入 法,而所植入之摻質型態例如是11型。 之後,於基底200上形成閘間介電層216。閘間介電 2 216之材質例如是氧化矽/氮化矽/氧化矽等堆疊材料。 ,然,閘間介電層216之材質也可以是氧化矽、氧化矽/ 氮化矽等。閘間介電層216之形成方法例如是先以熱氧化 去形成一層氧化矽層後,利用化學氣相沈積法形成一層氮 化矽層,接著再用濕氫/氧氣田2/〇2)氧化部分氮化矽層而形 成的。 接著,請同時參照圖3D與圖4D,於基底200上形成 12 1255017 15357twf.doc/g 填滿些開口 208之數個控制閘極218,這些控制閘極2i8 例如是沿著γ方向延伸,而成條狀佈局。控制問極218之 材質例如是摻雜多晶石夕或是其他合適之導電材料。 繼之,移除罩幕層206,而形成數個記憶單元22〇。特 別是,各個$己憶單it22(H系包含兩個記憶胞,且此二記憶 胞係共同同一控制閘極218。 然後,於這些記憶單元220側邊之基底2〇()中形成數 • 個源極區22仏與汲極區22沘。其中,源極區222a與汲極 區222b之形成方法例如是離子植入法,而所植入之摻質型 如是η型。值得一提的是,在本實施例中,相鄰二記 憶單元220係共用同一源極/汲極區。 y在本實施例中,在源極區222a與汲極區222b形成之 後本發明之快閃纪憶體的製程更包括下列步驟。請同時 參照圖3E與圖4E,於基底200上形成介電層224。介電 層224之材質例如是氧化矽或是其他合適之材料,其形成 方法例如是化學氣相沈積法。之後,於介電層224中形成 數個源極接觸窗開口 226a與汲極接觸窗開口 226b。源極 ,觸窗開口 226a與汲極接觸窗開口 226b之形成方法例如 是,行蝕刻製程。然後,於源極接觸窗開口 226a與汲極接 =囪開口 226b中分別形成源極接觸窗228a與汲極接觸窗 28b ’而分別與源極區222a與汲極區222b電性連接。源 他=觸_ 228a與汲極接觸窗228b之材質例如是鎢或是其 口適之導電材料,其形成方法例如是化學氣相沈積法。 由於利用本發明之方法所製造出來的快閃記憶體,其 13 1255017 相較於習知的堆
浮置閘極的一側為一弧狀。因此, 快閃記憶體,本發明之快閃記憶楚 之間所夾的面積較大。所以,浮】 可以提升元件積集度。 除此之外’ _本發明之方法所製造出來的快閃 體,其可藉由熱載子注入(Hot carrier injection)模式來進& 程式化操作,並且可藉由F_N穿隧(F〇wler;N〇rdhe^ Tunneling)模式來進行抹除操作。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 =範圍内,當可作些許之更動與潤飾,因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1是依照本發明一較佳實施例的一種快閃記憶體之 上視示意圖。 圖2是由圖1之w,剖面(χ方向)所得之剖面示意圖。 圖3A至圖3E是依照本發明之一較佳實施例的一種快 閃記憶體之製程流程上視示意圖。 /圖4A至圖4E是由圖3A至圖3E之ΙΙ_π,剖面(X方向) 所传之製程流程剖面示意圖。 【主要元件符號說明】 1255017 15357twf.doc/g 100、 200 :基底 101、 201 :隔離結構 102、 214 :埋入式摻雜區 104a、222a :源極區 104b、222b :汲極區 106、212a ··浮置閘極 108、218 :控制閘極 110、216 :閘間介電層 112、210 :穿隧介電層 114a、228a :源極接觸窗 114b、228b :汲極接觸窗 116、202 :深摻雜區 118、204 :淺摻雜區 120、220 :記憶單元 206 :罩幕層 208 :開口 212 :導體間隙壁 224 :介電層 226a :源極接觸窗開口 226b :汲極接觸窗開口 15
Claims (1)
1255017 15357twf.doc/g 十、申請專利範圍: 包括: 1.-種快閃記憶體的製造方法 提供一基底; W基底上形成-罩幕層,該罩幕層具有多數個開 口,而暴路出部分該基底· 於:玄些開口底部形成-穿隧介電層; ^玄些,口之側壁形成多數個條狀導體間隙壁;
圖,化雜條料體間雜,以形成多數瓣置閘極; /、以4些/f置閘極為罩幕,於該些開口底部之該基底中 幵> 成多數條埋入式摻雜區; 於该基底上形成一閘間介電層; 於忒基底上形成填滿該些開口之多數個控制閘極; 移除該罩幕層,而形成多數個記憶單元;以及 於該些記憶單元側邊之該基底中形成多數個源極區與 多數個汲極區。 ^ 、2.如申請專利範圍第丨項所述之快閃記憶體的製造方 法’其中於該些開口之侧壁形成該些條狀導體間隙壁之步 於该基底上形成一第一導體層;以及 以自行對準之方式,利用钱刻製程移除部 體層’以於該些開π之侧壁形成該些條狀導=-導 3·如申請專利範圍第丨項所述之快閃記 'ς ° 法,其中於該基底上形成填滿該些開口之該此的衣造方 步驟包括: μ二筏制閘極之 16 1255017 15357twf.doc/g 於该基底上形成一第二導體層;以及 移除該些開口以外之部分該第二導體層,以形成該些 控制閘極。 ~ 4.如申請專利範圍第3項所述之快閃記憶體的製造方 法,其中移除該些開口以外之部分該第二導體層之方法包 括蝕刻製程或化學機械研磨製程。 、5.如申請專利範㈣1項所述之快閃記憶體的製造方 法,其中該罩幕層之材f包括與料 〗極、該些控制 閘極之材質具有不同蝕刻選擇性者一 法’其中縣幕層之材質包括氮化石夕。 法二乾圍第1項所述之快閃記憶體的製造方 ’二^广些源極區與該些沒極區之後,更包括: 於ι底上形成—介電層;以及 ;電θ巾^"成乡數個源極接觸該乡數個汲極接 觸囪° 8·如申請專利範圍證 法,其中該閘間介電心二員f述之快閃記憶體的製造方 9.如申請專利範^貝。括氧化矽/氮化矽/氧化矽。 法,其中該閘間介電所述之快閃記憶體的製造方 ㈣申請專利 1:,質包括氧化石夕。 方法,其中該些浮置項所述之快閃記憶體的製造 多晶石夕。 間極、該些控制間極之材質包括掺雜 u.如申請專顺81第1項所狀_記憶體的製造 1255017 15357twf.doc/g 方法,其t該基底之摻雜型態 區、該些沒極區與該些埋换 V電型,而該些源極 電型。 ~ 式摻雜區之摻雜型態為第二導 如申請專利範圍第 方法’其中所提供之該基底具有意體的製造 與-第-導電型之淺摻雜區,之冰摻雜區 雜區中,而且該些源極區、該㈣區位於該深接 區位於該淺摻雜區中。 °品/、该些埋入式摻雜 13· —種快閃記憶體,包括: 一基底; 埋入埋入式接雜區,平行設置於該基底中,且各$ 埋入式摻雜區沿著—方向延伸; -且各该 多數個源麵與多油 式摻雜區_之該絲巾;以崎制些埋入 極區’配置於各該埋入式播雜區與各該源 區之心’以及各該埋入式摻雜區與各該汲極 置間配置於該些埋入式推雜區與該些浮 且真滿相鄰二該些浮置閘極之間的間隙,而 “控制閘極沿著該方向延伸; ” 多數個閘間介電層’配置於該些控制聞極與該 以及 II之間,以及該些控制閘極與該些埋入式摻雜區之間; 該基底之 多數個穿隧介電層,配置於該些浮置閘極與 18 1255017 15357twf.doc/g 間。 14. 如申請專利範圍第13項所述之快閃記憶體,更包 括: 多數個源極接觸窗,配置於該基底上,且與該些源極 區電性連接;以及 多數個汲極接觸窗,配置於該基底上,且與該些汲極 區電性連接。 15. 如申請專利範圍第13項所述之快閃記憶體,其中 該基底之摻雜型態為第一導電型,而該些源極區、該些汲 極區與該些埋入式摻雜區之摻雜型態為第二導電型。 16. 如申請專利範圍第15項所述之快閃記憶體,更包 括一第一導電型之淺摻雜區配置於該基底中,且該些源極 區、該些 >及極區與該些埋入式換雜區位於该淺換雜區中。 Π.如申請專利範圍第16項所述之快閃記憶體,更包 括一第二導電型之深摻雜區配置於該基底中,且該淺摻雜 區位於該深摻雜區中。 18. 如申請專利範圍第13項所述之快閃記憶體,其中 該閘間介電層之材質包括氧化矽/氮化矽/氧化矽。 19. 如申請專利範圍第13項所述之快閃記憶體,其中 該閘間介電層之材質包括氧化矽。 20. 如申請專利範圍第13項所述之快閃記憶體,其中 該些浮置閘極、該些控制閘極之材質包括摻雜多晶矽。 19
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