TWI243474B - Semiconductor-memory cells and their production method - Google Patents

Description

1243474 五、發明說明（1 ) 本發明涉及半導體記憶胞及其製造方法。 雖然原則上可使用任意之半導體記憶胞，但本發明及其 相關之問題是參考以矽技術製成之非依電性半導體記憶胞 來描述。 第2圖是以矽技術製成之習知之非依電性記憶胞之構造 〇 第2圖中參考符號1是表示P導電型之矽半導體基板， 其中具有一 n +源極區S及一 n +汲極區D。在源極區S及汲 極區D之間存在一通道區CH。通道區CH上方是穿隧氧化 物TO，TO上方是浮動閘極FG。浮動閘極FG上設有耦合 氧化物K0，K0上方是控制閘極CG。 在操作此種習知之非依電性記億胞時，在控制閘極CG 及通道（或源極區/汲極區S，D)之間施加一種外部電壓使 電荷載體移動以穿過該穿隧氧化物TO。控制閘極CG之電 壓以電容性之方式經由耦合氧化物K0而傳送至浮動閘極 FG。此電晶體之導通電壓由浮動閘極FG之實際之電荷狀 態所決定，這包含所儲存之資訊。 非依電性記憶胞配置之有關成本及性能上之競爭力只有 藉由持續之小型化才可確保。目前所需之內電壓可達1 9 V ，以便程式化或抹除習知之非依電性記憶胞（如第2圖所 示者）。爲了操控此種數値之電壓，則需使用較多之晶片 面積以進行隔離（例如，三重（t r i p 1 e )井，”通道停止”反 植入，後拉式擴散區，橫向擴大之隔離區）且須使用內電 1243474 五、發明說明（2) 壓產生器（雷荷泵）。 非依電性記憶胞（快閃式，EEPROM )技術上逐漸小型化可 藉由程式化電壓之下降來達成。這又與浮動閘極FG及程 式化線（字元線）（或控制閘極CG )之間之耦合電容有關。 此時一種儘可能大之耦合電容是吾人所期望的° 此外，在目前之記億體製造中，由於製程之複雜性，使 RAM記憶體（寫入/讀取記憶體）及NVM記憶體（非依電性記 憶體）之間之整合仍未認真被考慮。在一種共同之設備上 混合地使用DRAM及NVM技術目前在設備上需要巨大之花 費且伴隨惡劣之設備負載以及製程上之費用較高。 本發明之目的是提供一種已改良之半導體記憶胞及其製 造方法，其中可提高該耦合電容。 本發明中上述目的以申請專利範圍第1項及第6項來達 成。 本發明之槪念是形成一種記憶胞，其閘極結構形成在基 板中。 採用DRAM技術中習知之已塡充之深溝渠，以便在其中 形成該浮動閘極。此種習知之溝渠可就電容而被最佳化， 使耦合因數或控制閘極對於浮動閘極之電壓放大係數的倒 數可大大地提高，因此在通道及浮動閘極之間此種與穿隧 有關之電壓相同之時，通道與控制閘極之間之外部（〇u t e r) 電壓可下降。 因此，相對於橫向隔離區之面積使用率可大大地下降。 1243474 五、發明說明（3) 此外，控制閘極較佳是藉由半導體基板之基材（例如，矽） 之簡易摻雜而製成。 本發明之優點是可以製程上最小之費用在一種共同之設 備上以DRAM及NVM技術依據需求而混合地進行製造。因 此可使DRAM、邏輯及NVM技術整合在一個模組上。這樣 又可使隨後之小型化產生時所需之硏發費用最小化。 在本發明之記憶胞中，控制閘極幾乎完全圍繞該浮動閘 極（除了表面上之通道區以外），這樣可使耦合電容最大且 使電壓需求下降。爲了製成本發明之記憶胞，不需新的製 程步驟，此乃因特別是可由DRAM製程中形成各溝渠或深 溝渠，這已爲人所知。 本發明有利之其它結構描述在申請專利範圍各附屬項中 〇 在較佳之其它結構中，控制閘極是一在半導體基板中之 摻雜區。 在較佳之其它結構中，浮動閘極是溝渠之多晶矽塡料。 在較佳之其它結構中，導電層是由多晶矽所構成之磊晶 層。 在較佳之其它結構中，在溝渠旁設置STI溝渠使與相鄰 之各記憶胞相隔開。 本發明之實施例將依樣圖式來詳述。圖式簡單說明： 第1圖 本發明第一實施例之半導體記憶胞。 第2圖 習知之半導體基板。 1243474 五、發明說明（4) 這些圖式中，相同之參考符號表示相同之元件。 第1圖是本發明第一實施例之半導體記憶胞。 第1圖中，參考符號1是p導電型之矽半導體基板。半 導體基板1中設有溝渠5，溝渠壁6上存在一種S i 02隔 離層50。第一隔離層50作用習知之耦合氧化物。由多晶 矽所構成之浮動閘極45形成在溝渠5中且藉由隔離層50 而與溝渠壁6相隔開。 半導體基板1中在溝渠5之周圍存在一種n +區，其用 作控制閘極80。控制閘極80之接點在第1圖中未顯示， 且向後由圖面中伸出並在其它位置上延伸至半導體基板1 之表面。 溝渠5之左方及右方存在著各STI(Shallow Trench Isolation)隔離區 60，70。 在半導體基板1之表面上設有由Si 02構成之第二隔離 層1〇，其用作穿隧氧化物。在第二隔離層1〇上設有導電 層20(由矽構成），其在浮動閘極45上方形成一種通道區 35。通道區35旁存在n +源極區30及n +汲極區40。 此種實施形式之記憶胞之功能是與第2圖之習知記憶胞 者相同。但其構造在外表上直立在頭部上，此乃因閘極結 構（包含浮動閘極45及控制閘極80)在半導體基板1中配 置在通道區35下方。 以下描述第1圖中之記憶胞之製造方法。 首先，製備一種P導電型之半導體基板1。半導體基板 1243474 五、發明說明（5) 1是一種晶圓基板或其它之基板，例如，SOI基板或磊晶 基板。依據習知之DRAM技術，在基板1中藉由蝕刻過程 而形成溝渠5。隨後對此溝渠5之側壁進行氧化作用以形 成第一隔離層50且其上藉由適當之植入或擴散以便在基 板1中圍繞溝渠5而形成n +區之控制閘極80。然後沈積 n +摻雜之多晶矽且進行整平，以形成該浮動閘極45而塡 入溝渠中。溝渠5之左方及右方依據習知之蝕刻及塡充技 術而形成STI溝渠60，70。 在下一步驟中藉由熱氧化作用以形成第二隔離層10， 即，穿隧氧化物。磊晶步驟用來在第二隔離層1 〇上方形 成矽層20。接著進行一種遮罩過程且施加η -摻雜物以形 成源極/汲極30，40。 在此種新的製法中，可同時製成DRAMs及NVM。 此種製程之應用例子是製造各固定板控制器。使用各控 制快取功能用之埋入式DRAM模，控制軟體是置放在各別 之EEPR0M上。此種技術可使此功能整合在一個模組中。 其它應用範例是迷你電腦（手提式/筆記本型）。其通常 以埋入式DRAM晶片製成。利用積體技術，可藉由非依電 性記憶體之設置而進一步達成小型化。此外，不需複雜之 船形物件（Boo ten)，這在時間上及能量上是有利的。作業 系統及應用程式（其目前是設置在固定板上）可存在於其它 之積體式非依電性記億體中。 雖然本發明先前是依據較佳之實施例來描述，但不限於 1243474 五、發明說明（6) 此，而是可以不同之方式修改。 雖然本發明依據非依電性記憶胞來描述，但本發明不限 於以矽作爲基材。上述實施例中其它材料及製法只是許多 可能中之特殊情況。 符號之說明 1 半導體基板 5* 溝渠 6 溝渠壁 10 第二隔離層 20 導電層 30,40 源極區’汲極區 35 通道 45 浮動閘極 50 第一隔離層 60，70 STI溝渠 80 控制閘極

Claims (1)

1243474 六、申請專利範圍 第90 1 27 1 38號「半導體記憶胞及其製造方法」專利案 ( 2005年6月修正） 六、申請專利範圍 1. 一種半導體記億胞，其特徵爲具有： 一半導體基板（1 ); 一設在半導體基板（1)中之溝渠（5); 一形成在溝渠（5 )中之浮動閘極（45 )，其藉由第一 隔離層（50)而與溝渠壁（6)相隔離； 一在半導體基板（1 )中圍繞此溝渠（5)之控制閘極 (80); 一設在半導體基板（1)表面上之第二隔離層（10); 一設在第二隔離層（10)上之導電層（20)，其在浮動 閘極（45)上方形成通道區（35); 一在導電層（20)中分別形成在通道區（35)旁之源極 區（30)及汲極區（40)。 2. 如申請專利範圍第1項之半導體記憶胞，其中控制閘 極（80)是半導體基板（1)中之摻雜區。 3. 如申請專利範圍第1或2項之半導體記憶胞，其中浮 動閘極（45)是溝渠（5)之多晶矽塡料。 4. 如申請專利範圍第1項之半導體記憶胞，其中導電層 (20)是由多晶矽所構成之磊晶層。 5. 如申請專利範圍第1項之半導體記憶胞，其中在溝渠 (5)旁設有STI溝渠（60,70)使與相鄰之各記憶胞相隔 開0 1243474 六、申請專利範圍 6. —種半導體記憶胞之製造方法，其特徵爲以下各步 驟： 製備半導體基板（1 ); 在半導體基板（1 )中形成溝渠（5 ); 在溝渠壁（6)上形成第一隔離層； 在溝渠（5 )中形成一浮動閘極（4 5 )，其藉由第一隔 離層（50)而與溝渠壁（6)相隔開； 在半導體基板（1)中圍繞此溝渠（5 )而形成一控制閘 極（80); 在半導體基板（1)之表面上設置第二隔離層（10); 在第二隔離層（10)上設置一導電層（20)，其在浮動 閘極（45)上方形成通道區（35); 在導電層（20)中分別在通道區（35)旁形成源極區 (3 0 )及汲極區（4 0 )。 7. 如申請專利範圍第6項之製造方法，其中控制閘極 (80)藉由半導體基板（1)之摻雜而形成。 8. 如申請專利範圍第6或7項之製造方法，其中浮動閘 極（45)藉由溝渠（5)中之塡料而形成。 9. 如申請專利範圍第6項之製造方法，其中導電層（20) 以磊晶層構成。 10. 如申請專利範圍第6項之製造方法，其中在溝渠（5 ) 旁設有STI溝渠（60,70)使與相鄰之各記憶胞相隔 開0 1243474 1/2