TWI242855B - Chip package structure, package substrate and manufacturing method thereof - Google Patents

Description

1242855 13236twf.d〇c/m 九、發明說明： 【發明所屬之技術領域】 本發明疋有關於一種基板及其製造方法，且特別是 有關於一種用於覆晶接合(Flip Chip)的封装基板及其製造 方法。 八、 【先前技術】 在積體電路(1C)封襄的技術領域中，第一層級封裝 (First Level Package)主要係將晶粒（chip)連接到承載器 (carrier)上，大致上有三種封裝型態，分別為打線技術…以 bonding，WB)、貼帶自動接合技術(Tape Automatic B〇nding， 丁AB)及覆晶接合技術(Flip Chip，FC)。其中，無論是貼帶 自動接合技術(TAB)或是覆晶接合技術(Fc)，在晶粒與封 裝基板在接合的過程中，均須在晶圓（wafer)的接墊(pad) 上進行凸塊製作，並以凸塊(bump)作為晶粒與封裝基板之 間電性連接的媒介。 承上所述，隨著半導體製造技術日漸成熟，晶片的 凸塊間距(bump pitch)也日漸縮小，但是封裝基板的製造 技術並無法配合晶片的製造技術。目前晶片的凸塊間距最 小約為120微米(micron)左右，但是即使是高精密度的封 裝基板，其接墊間距(pad pitch)也不過200微米左右，因 此晶片的凸塊間距將受限於封裝基板的製造技術。此外， 隨著接墊間距的縮小化，由於晶片與封裝基板之間的熱膨 脹係數不匹配(mismatch)所產生的熱應力（thermai 5的叫與 翹曲（warpage)的現象也日漸嚴重，其結果導致晶片與封 ^428,^, 裝基板之間的可罪度(reliability)下降。再者，接墊間距越 小之封裝基板具有較高的製作成本。 【發明内容】 有鑒於此，本發明的目的就是在提供一種封裝基板， 以改善基板製造技術對於晶片凸塊間距的限制。 ，此外，本發明的目的就是在提供一種晶片封裝結構， 以增加基板規格的彈性。 ^另外，本發明的再—目的是提供一種封裝基板的製 w方法’以改善基板製造技術對於晶片凸塊間距的限制。 基於上述目的或其他目的，本發明提出一種封裝基 i似it適於承載―晶片，而晶片具有多個凸塊。封裳i 雷m匕括一第一基板、一介層體(interposer)、至少一介 二^至少—第三線路層。其中，第—基板具有至少一第 層，其係配置於第—基板之表面上。此外，介層體 於第_基板之表面上，而介層體包括一第二基板與 ，路層，其中第二基板係配置於第—基板之表面 而k祕層佩置於第二基板 二。此外，第二線路層包括多個接塾咖⑽ it,中每—導線倾這些触其中之—電性連接， 另的位置係分別對應至晶片之這些凸塊的位置。 :二;電1Π於ΐ-基板上與介層體的周緣，並連 第：後腹Μ再者，4二線路層係配置於部分介電層上，而 之itr性連接至介層體之第二線路層與第-基板 doc/m I242&. 基於上述目的或其他目的，本發明提出一種晶片封 裝結構，其包括一第一基板、一介層體、一晶片、至少一 介電層與至少一第三線路層。其中，第一基板具有至少一 第線路層，其係配置於第一基板之表面上，此外，介層 體係配置於第一基板之表面上，而介層體包括_第二基板 與一第二線路層，其中第二基板係配置於第一基板之表面 上，且第二線路層係配置於第二基板之遠離第一基板的表 面上。第一線路層包括多個接墊與多個導線，其中每一導 線係與這些接墊其中之一電性連接。另外，晶片係配置於 層體上，而晶片具有多個凸塊，且這些凸塊係與介層體 之接塾連接。介電層係配置於第一基板上與介層體的周 緣，並連接介層體。再者，第三線路層係配置於部分介電 層上’而第二線路層係電性連接至介層體之第二線路層與 第一基板之第一線路層。 依照本發明較佳實施例所述，介電層例如更包括多 數個導電孔(conductive via)，而第三線路層藉由這些導電 孔與第一基板之第一線路層電性連接。 依照本發明較佳實施例所述，兩相鄰之接墊之間係 配置這些導線其中之至少一。 依照本發明較佳實施例所述，介層體例如更包括一 保護層，'而保護層係覆蓋於這些導線與第二基板上，並暴 露出接墊。 依照本發明較佳實施例所述，第二基板之材質例如 包括石夕、玻璃、陶瓷(ceramics)或聚醯亞胺(polyimide)。 m 12428^5^^00/ 依照本發明較佳實施例所述，更包括一黏著層 (adhesion layer)，其係配置於介層體之第二基板與第一基 板之間。 依照本發明較佳實施例所述，更包括一焊罩層，其 係覆蓋於第三線路層與介電層上，且焊罩層係暴露出介層

依照本發明較佳實施例所述，第一基板例如包括單 層線路電路板或多層線路電路板。 依照本發明較佳實施例所述，介層體之厚度例如約 為1至2毫英忖(mil)。 基於上述目的或其他目的，本發明提出一種封裝基 ，的製造方法，而封裝基板適於承載一晶片，且晶片具有 =數個凸塊，而封裝基板的製造方法例如包括幾個步驟。 首^，提供一第一基板與一第二基板，其中第一基板具有 :夕第線路層’其係配置於第一基板之表面上。然後， 形成一第二線路層於第二基板上，而第二線路層與第二基 構成”層體，且第二線路層包括多個接墊與多個導 線’其中每—導線係與這些接㈣中之—電性連接，且這 ，接塾的位置係分別對應至晶片之凸塊的位置。之後 j體配置於第_基板上。接著，形成至少—介電層於第 土板上而’丨電層係暴露出介層體。再來，形成一第三 於:分介電層上’而第三線路層係電性連接至 層體之第二線路層與第一基板之第一線路層。 依…、本么明較佳實施例所述，將介層體配置於第一 124281一 基板上之方法例如包括貼附(adhere)。 依照本發明較佳實施例所述，將介層體配置於第一 基板上之前例如更包括形成一保護層於第二基板上，且保 護層係覆蓋於導線與第二基板上，並暴露出接墊。 依照本發明較佳實施例所述，封裝基板的製造方法 例如更包括形成多個導電孔於介電層内，而第三線路層藉 由這些導電孔與第一基板之第一線路層電性連接。曰曰 依照本發明較佳實施例所述，封裝基板的製造方法 例如更包括形成一焊罩層於第三線路層與介電層上，且焊 罩層係暴露出介層體。 依照本發明較佳實施例所述，兩相鄰之接墊之間係 配置這些導線其中之至少一。 ” 依照本發明較佳實施例所述，形成第二線路層於第 二基板上之方法例如包括先沈積一金屬層於第二基板上， 並隨後對於金屬層進行微影製程(ph〇t〇lith〇graphy pr〇cess) 與钱刻製程(etching process，），以形成第二線路層。 依照本發明較佳實施例所述，形成介電層與第三線 路層之方法例如包括增層法(build Up pr〇cess)。 基於上述’本發明之封裝基板具有介層體，用以電 性連接第一基板與晶片，因此晶片的凸塊間距可以不受到 第一基板製造技術的限制。此外，本發明之封裝基板採用 介層體與晶片接合’而介層體與晶片兩者之熱膨脹係數相 近’故使用本發明之封裝基板的覆晶接合元件具有較佳的 接合可靠度。另外’介層體能夠增加晶片的散熱面積，故 1242m twfd〇c/m 使用本發明之封裝基 能。再者，本發明# i J 〇兀件具有較佳的熱效 佈局(％_以肩基板^藉由改變介層體的線路 為讓本發明而改變晶片的配置位置。 顯易懂，下文特舉較^=/、特徵和優點能更明 說明如下。减’並配合所_式，作詳細 【實施方式】 【第一實施例】 剖面依照本發明第—較佳實施例之魄基板的 =、=Γ ,ΐβ繪示依照本發明第-較佳實施例 封壯Ϊ基板的俯視示意圖。請同時參照圖1Α與圖1Β， 2 Γ=〇適於承載一晶片210，而晶片具有多個凸塊 ^封裝基板⑽例如包括一第一基板11〇、一介層體 至少一介電層130與至少一第三線路層140。其中， 基板11〇例如包括至少一第„線層112 ，第二基板m之表面上，但本實施例並不限定第二【 10為單層線路電路板，而第一基板110亦可為多層線路 電路板。 介層體120係配置於第一基板11〇上，而介層體12〇 G括第一基板122與一第二線路層丨24，其中第二基板 ⑵係配置於第一基板11〇上，而第二線路層124係配置 於第—基板122上。此外，第二線路層124包括多個接墊 124a與多個導線124b(如圖m所示），其中每一導線12仆 I2428^6twfd〇c/m 係與這些接墊124a其中之一電性連接，而這些接墊124a 的位置係分別對應至這些凸塊212的位置。由於導線124b 係延伸至第二基板122邊緣，因此接墊i24a能夠經由導 線124b分佈至第二基板122的邊緣。另外，兩相鄰之接 墊124a之間的間距適於通過至少一條導線124b。 承上所述，介電層130係配置於第一基板11〇上與 介層體120的周緣，並連接介層體12〇，而介電層13〇例 如更包括多個導電孔132，且這些導體孔132係與第一基 板110之第一線路層112電性連接。此外，第三線路層14〇 係配置於部分介電層130上，而第三線路層14〇藉由導電 孔132電性連接至介層體12〇之第二線路層124與第一基 板110之第一線路層112電性連接。另外，第二線路層124 之材質例如是金、銅或其他導體材質。值得注意的是，晶 片210係配置於介層體12〇上，而晶片12〇之凸塊212係 與接塾124a電性連接，且第三線路層係與第二線路 層124電性連接，因此晶片21〇之電子訊號能夠依序經由 凸塊212接墊124a、導線124b、第三線路層140與導 體插塞132傳輸至第一基板11〇之第一線路層112。再者， 層體120之厚度例如約為i至2毫英对，所以第一基板 的厚度與封裝基板⑽的厚度相近。有關於介層體12〇 的細部結構，其係詳述如後。 圖2A繪示依照本發明第一較佳實施例之介層體的剖 示意圖:圖2B繪示依照本發明第一較佳實施例之 ”曰-的俯視不意圖。請同時參照圖2A與圖，介層 I242^§^twfdoc/m 體120例如包括一第二基板122與一第二線路層124。其 中，第二基板122之材質例如是矽、玻璃、陶瓷、聚醯亞 胺或其他熱膨脹係數(coefficient of thermal expansion, CTE) 介於晶片210與第一基板110之間的材質。值得注意的是， 接墊124a與V線124b的線路佈局（iay〇ut)並不限定於圖 所繪示，亦可根據需求而使用不同的線路佈局。 #參知、圖2C，其係繪示依照本發明第一較佳實施例 之介層體的剖面結構示意圖。為了保護第二線路層124之 導線124b，介層體120例如更包括一保護層126，其係覆 蓋於導線124b與第二基板丨22上，並暴露出接墊124a， 因此保護層126能夠保護導線124b，以降低環境（濕氣 或灰塵）對於導線124b的影響與損傷，但本發明並不限 定介層體120需具有保護層ι26。 承上所述，晶片210能夠藉由介層體12()與第一基 板no之第一線路層112電性連結，因此第一基板11()的 製造精度可以不用受限於晶片21G之凸塊間距(㈣ρ_ 的影響。換言之，第-基板U〇能約使用製造精度較低的 電路板’其結果不僅使得製程簡化，更降低生產成本。此 外，低精密度之第一絲110尸、需局部配設較高精密度之 介層體120便可承載細間距(fme pitch)之晶片21〇，因此 細間距之晶片210便不需配合使用高成本之細間距基板。 再者，而且介層體120更可針對不同的晶片21〇改變本身 的線路佈局(layout)，進而提高本發明之封裝基板的 使用彈抖。 12 12428¾ twf.doc/m 承上所述，介層體120之熱膨脹係數係介於晶片210 與第一基板110之間，因此介層體120能夠調和晶片210 與第一基板110之熱膨脹係數不匹配的問題，並改善晶片 210與第一基板11〇之間的翹曲現象。基於上述，使用本 發明之封裝基板1〇〇的覆晶接合元件具有較佳的可靠度。 再者，在本發明之封裝基板100中，晶片210能夠藉由介 層體120增加散熱面積，故使用本發明之封裝基板100的 復曰日接合元件具有較佳的熱效能(thermai performance)。 針對封裝基板1〇〇的製造方法，其係詳述如後。 鲁 請繼續參照圖2A與圖2B，封裝基板100的製造方 法包括下列幾個步驟。首先，先形成介層體12〇，而介層 體120的製造方法包括下列幾個步驟。提供一第二基板 122。然後，形成一導體層（未繪示）於第二基板122上， 而導體層的材質例如是金、銅或其他導體材質，且形成導 體層的方法例如是蒸鑛製程(evap〇rati〇n process)、滅鑛製 程(sputtering process)或其他鍍膜製程。然後，對於導體 層進行圖案化製程(patterning process)，以形成第二線路 層m❿圖案化製程例如包括微影製程與餘刻製程或其攀 他圖案化製程。 請參照圖1A與圖1B，提供第一基板110，並將介層 ，120酡置於第一基板11()上。然後，形成介電層13〇於 第一基板110上，而介電層13〇係暴露出介層體12〇。然 後’對於介電層130進行曝光顯影製程，以形成多個孔洞 (未繪示）。之後’形成一金屬層（未繪示）於部分介電 13 12428篇一 層13〇上，且金屬層係填入孔洞以形成導電孔 對於金屬層進行微影製程她難程， ς展 刚。此外，形成介電層130與第三線路層上= 如是增層法(build up process)。值 例 不限定制導電孔132，以電性連“’本發明並 %庄連接苐二線路層14〇盥笛 一基板110之第一線路層112之間， ^ 成電性連接。 彳木1、他方式達 【第二實施例】 圖3繪示依照本發明第二較佳實 =結構示意圖。若是第二實施例的標號與第 =者’其係表示在第二實施财所指明的構件係雷同於^ 第—實施例中所指明的構件，在此不再贅述。、 請參照圖3，封裝基板100例如更包括一焊罩層15〇 與-黏著層丨60。其巾，焊料⑼鍵蓋於第三^路声 140與介電層140上，且焊罩層ι5〇係暴露出介層體丨加: 此外，黏著層160係配置於介層體12〇與第一基板ιι〇之 間，而介層體120採用貼附的方式藉由黏著層16〇配置於 第一基板110上。另外，介層體120並不限定藉由黏著層 160與第一基板11〇連接，而介層體12〇亦可採用其他方 式與第一基板110連接。再者，本發明並不限定晶片21〇 採用凸塊212與介層體120電性連接，若晶片21〇採用異 方性導電膠(Anisotropic Conductive Paste, ACP)、異方性 導電膜(Anisotropic Conductive Film, ACF)或其他方式與介 層體120電性連接，亦為本發明所揭露之内容。 14 I2428^6twfd〇c/m =上所述，本發明之W封裝結構、縣基板及复 製造方法具有下列優點： 〃、 -、相較於習知技術，本發明之封裝基板具有斑曰 片製造技術相同之介層體，故晶片之凸塊間科會受到= =板的製造技術的影響，進而使得晶片達到更高凸塊i 二、相較於習知技術，晶片與 :脹係數，所以在使用本發明域裝基;反之覆晶接:元; 了’晶片與介層體之_熱應力與翹㈣問題能夠獲得 放改善，進而提咼晶片與介層體連接的可靠度。 二、本發明之晶片封裝結構與封裝基板具有可供 j介層體，而晶#之熱量可以經由介層體發散，故使用 佳SC:曰:片封裝結構與封裝基板的覆晶接合元件具有較 四、本發明之封裝基板及其製造方法能夠針對不同 彈^佈局之晶片改變介層體的線路佈局，以提高應用上的 ^雖然本發明已以較佳實施例揭露如上，然其並非用 从限^本發明，任何熟習此技藝者，在不脫離本發明之精 圍内，當可作些許之更動與潤飾，因此本發明之保 蠖範圍當視後附之申請專利範圍所界定者為準。 、 【圖式簡單說明】 圖1A繪示依照本發明第一較佳實施例之封裝基板 的剖面結構示意圖。 土 15 1242聯― 圖1B繪示依照本發明第一較佳實施例之封裝基板的 俯視示意圖。 圖2A繪示依照本發明第一較佳實施例之介層體的剖 面結構不意圖。 圖2B繪示依照本發明第一較佳實施例之介層體的俯 視示意圖。 圖2C繪示依照本發明第一較佳實施例之介層體的剖 面結構示意圖。 圖3繪示依照本發明第二較佳實施例之封裝基板之 剖面結構不意圖。 【主要元件符號說明】 100 :封裝基板 110 :第一基板 112 :第一線路層 120 :介層體 122 :第二基板 124 :第二線路層 124a ··接墊 124b :導線 126 :保護層 130 :介電層 132 :導電孔 140 :第三線路層 150 :焊罩層 16 1242¾¾ twf.doc/m 160 :黏著層 210 :晶片 212 :凸塊 1242¾¾ twf.doc/m

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Claims (1)

12428^ 6twf.doc/m 十、申請專利範面： uli几一 <!重封裝基板，適於承载—晶片，而該晶片具有 夕數個凸塊，且該封裝基板包括： μ —f—基板’具有至少—第—線路層，其係配置於 違第一基板之表面上；

士 —介層體(interposer)，配置於該第一基板之表面上， 層體包括—第二基板與—第二線路層，其中該第二 係配置於韻—基板之表面上，而該第二線路層係配 ，該第二基板遠離該第—基板的表面上，且該第二線路 ^括錢個接墊與多數轉雜㈣，*每—該些導線 =該些齡射之—紐賴，且該些接㈣位置係分 士應至該晶片之該些凸塊的位置； 八至V介電層，配置於該第一基板上，並配置於該 ;丨曰體的周緣，且與該介層體連接；以及 至少一第三線路層，配置於部分該介電層上，且該 八三線路層係電性連接至該第一基板之該第一線路層與該 Μ層體之該第二線路層。

、2·如申請專利範圍第1項所述之封裝基板，其中兩 目郴之該些接墊之間係配置該些導線其中之至少一。 八。3·如申請專利範圍第1項所述之封裝基板，其中該 層更包括多數個導電孔(c〇nductive via)，該第三線路 藉由歧些導電孔與該第一基板之該第一線路層電性連 4·如申請專利範圍第1項所述之封裝基板，其中該 18 m 12428总— 介層體更包括一保護居 上，並暴露出該些接塾。覆盍於·些導線與該第二基被 —且/ V月專利範圍第1項所述之封裝基板，其中> 第二基板之材質包括功, „^ ^ 其中之一。、括矽、破缡、陶瓷與聚醯亞胺(polyimide) f = 圍第1項所述之封裝基板，更包括 ^黏者層，配置於該介相種第二騎與該第—基^ -焊i層如^蓋專二範圍第1項所述之封裝基板，更包接 層係暴露二：三線路層與該介電層上，且該焊罩 第-項所述之封裝基板’其中讀 一土0早θ線路電路板與多層線路電路板其中之 9·如申請專利範圍第1項所述之封裴基板，其中兮 介層體之厚度約為1至2毫英吋(mil)。 Μ 10· —種封裝基板的製造方法，而該封裝基板適於承 載一晶片，且該晶片具有多數個凸塊，而封裝基板的製造 方法包括： 提供一第一基板與一第二基板，其中該第一基板具 有至少一第一線路層，其係配置於該第一基板之表面上； 形成一第二線路層於該第二基板上，而該第二線絡 層與該第二基板構成一介層體，且該第二線路層包括多棼 個接墊與多數個導線，其t每一該些導線係與該些接墊其 itwf.doc/m 中之一電性連接，且該些接墊的位置係分別對應至該晶片 之該些凸塊的位置； 將該介層體配置於該第一基板上； 形成至少一介電層於該第一基板上，並配置於該介 層體的周緣，且與該介層體連接；以及 形成一第三線路層於部分該介電層上，而該第三線 路層係電性連接至該介層體之該第二線路層與該第一基板 之該第一線路層。 11. 如申請專利範圍第10項所述之封裝基板的製造 方法，其中將該介層體配置於該第一基板上之方法包括貼 附。 12. 如申請專利範圍第10項所述之封裝基板的製造 方法，其中將該介層體配置於該第一基板上之前更包括形 成一保護層於該第二基板與該些導線上，並暴露出該些接 墊。 13. 如申請專利範圍第10項所述之封裝基板的製造 方法，更包括形成多數個導電孔於該介電層内，而該第三 線路層藉由該些導電孔與該第一基板之該第一線路層電性 連接。 14. 如申請專利範圍第10項所述之封裝基板的製造 方法，更包括形成一焊罩層於該第三線路層與該介電層 上，且該焊罩層係暴露出該介層體。 15. 如申請專利範圍第10項所述之封裝基板的製造 方法，其中形成該第二線路層於該第二基板上之方法包括 20 I2428^6twfd〇c/m 先沈積-金屬層於該第二基板上， 行微影製程與_製程，以形《第二該金屬層進 、、16.如申請專利範圍第1〇項所述之封▲基板的製造 方法，其中兩相鄰之該些接墊之間係配置該些導線其中之 至少^一。 17·如申請專利範圍第項所述之封襄基板的製造 方法，其中形成該介電層與該第彡線路層之方法包括增層

法(build up process)。 18· —種晶片封裝結構，包拍τ · 一第一基板，具有至少一第/線路層，其係配置於 6玄第一基板之表面上；

一介層體，配置於該第一基板之表面上，而該介層 體包括一第二基板與一第二線胳層，其中该第二基板係配 置於該第一基板之表面上，而該第>線路層係配置於該第 二基板遠離該第一基板的表面上，真該第二線路層包括多 數個接墊與多數個導線，而每_该些導線係與該些接墊其 中之一電性連接； 一晶片，配置於該介層體上，而該晶片具有多數個 凸塊，且該些凸塊係與該些接勢速换， 至少一介電層，配置於該第/蒸板上，並配置於該 介層體的周緣，且與該介層體速接，以及 至少一第三線路層，配置於部分該介電層上，且該 第三線路層係電性連接至該第〆基板之該第一線路層與該 介層體之該第二線路層。 21 12428為— 19. 如申請專利範圍第18項所述之晶片封裝結構， 其中兩相鄰之該些接墊之間係配置該些導線其中之至少 ^^ 〇 20. 如申請專利範圍第18項所述之晶片封裝結構， 其中該介電層更包括多數個導電孔，該第三線路層藉由該 些導電孔與該第一基板之該第一線路層電性連接。 21. 如申請專利範圍第18項所述之晶片封裝結構， 其中該介層體更包括一保護層，覆蓋於該些導線與該第二 基板上’並暴露出該些接塾。 22. 如申請專利範圍第18項所述之晶片封裝結構， 其中該第二基板之材質包括矽、玻璃、陶瓷與聚醯亞胺其 中之一。 23. 如申請專利範圍第18項所述之晶片封裝結構， 更包括一黏著層，配置於該介層體之該第二基板與該第一 基板之間。 24. 如申請專利範圍第18項所述之晶片封裝結構， 更包括一焊罩層，覆蓋於該第三線路層與該介電層上，且 該焊罩層係暴露出該介層體。 25. 如申請專利範圍第18項所述之晶片封裝結構， 其中該第一基板包括單層線路電路板與多層線路電路板其 中之一。 26. 如申請專利範圍第18項所述之晶片封裝結構， 其中該介層體之厚度約為丨至2毫英吋。 22