TWI231951B - Method of forming sub-micron-size structures over a substrate - Google Patents
Method of forming sub-micron-size structures over a substrate Download PDFInfo
- Publication number
- TWI231951B TWI231951B TW092135607A TW92135607A TWI231951B TW I231951 B TWI231951 B TW I231951B TW 092135607 A TW092135607 A TW 092135607A TW 92135607 A TW92135607 A TW 92135607A TW I231951 B TWI231951 B TW I231951B
- Authority
- TW
- Taiwan
- Prior art keywords
- limiting
- width
- layer
- length
- substrate
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 73
- 229910052770 Uranium Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims description 4
- 239000000463 material Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 239000002070 nanowire Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000006911 nucleation Effects 0.000 description 4
- 238000010899 nucleation Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011005 laboratory method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 239000002071 nanotube Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
- H01L29/0669—Nanowires or nanotubes
- H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Crystallography & Structural Chemistry (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Composite Materials (AREA)
- Cold Cathode And The Manufacture (AREA)
- Drying Of Semiconductors (AREA)
- Particle Formation And Scattering Control In Inkjet Printers (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Weting (AREA)
Description
1231951 (1) 玖、發明說明 【發明所屬之技術領域】 本發明關係於一種在基材上,形成次微米大小結構的 方法。 【先前技術】
奈米技術涉及在多個方向中,形成奈米大小尺寸之極 端小結構。因此,經常需要在一基板的寬度及/或長度上 形成多個結構,其中每一結構具有很小及精確寬度及很小 之精確長度。 實驗室技術經常使用原子力顯微鏡(AFM )或掃描式 穿隧顯微鏡(STM ),用以選擇地沉積材料。雖然,這些 技術可以成功地形成此等小結構,但對於大尺寸之集積並 不可行。
另外,也可以使用奈米線或奈米管成長技術,但此等 技術可能取決於小的奈米尺寸之成核點,而促成奈米線成 長。此等成長點典型地隨機形成在一基板上。雖然可以建 立結構,但有關在基板之特定位置,由於成核點之圖形化 及放置能力之缺乏,選擇地成長這些奈米線或奈米管仍會 有問題。 【發明內容】及【實施方式】 本案提供一種在一基板上形成次微米大小結構的方法 。一寬度限定步階被形成在該基板上。一寬度限定層被形 (2) 1231951 成在寬度限定步階之邊緣上。寬度限定層被回蝕以在寬度 限定步階附近留下間隔層。一長度限定步階係形成在該基 板上。一長度限定層係被形成在長度限定步階之邊緣上。 該長度限定層被回蝕,以在長度限定步階之第一緣附近留 下一間隔層並在整個爲寬度限定層所留下之間隔層第一部 份上。然後,長度限定步階被移除。爲寬度限定層所留下 之間隔層然後被以長度限定層所留下之間隔層作爲一遮罩 加以鈾刻,以形成該結構。 第1圖例示本發明一實施例之形成結構之啓始處理。 提供一基板10,並且,一絕緣層12被形成在該基板10 上。一圖案化層然後被形成在絕緣層1 2上,並被作出圖 案以成爲寬度限定步階1 4。圖案化層可以例如爲氮化矽 (Si3N4)。該寬度限定步階Μ係被部份地形成在絕緣層 1 2上,同時,露出絕緣層1 2之一部份。寬度限定步階1 4 具有一縱長邊1 6,延伸於整個絕緣層1 2之長度中。邊1 6 具有一高度18,其係爲來自寬度限定步階14之原始圖案 化層之厚度所決定。長度1 8係典型約幾奈米,當然,小 於一微米。 再者,如第2圖所示,形成了 一寬度限定層20。該 寬度限定層2 0係保角地形成在寬度限定步階1 4之上表面 上,及其邊緣16上,及在絕緣層12之上表面上。寬度限 定層20可以由成核材料作成,例如金或用以形成量子點 之例如矽或砷化鎵之材料所形成。各種材料也可以用以形 成寬度限定層20。因爲寬度限定層20係保角地沉積,所 -6 - (3) 1231951 以’其具有一邊22,係與邊緣16水平地分隔開一寬度24 。具有高度1 8之寬度24典型約幾奈米,當然,小於_微 米。可以由以下所討論,於本實施例中,寬度限定層20 也作爲一層,該層被形成有最終次微米大小結構。 如第3圖所示,寬度限定層2 0係依序受到非等向回 蝕’直到曝出寬度限定步階1 4及絕緣層1 2之上表面爲止 。一蝕刻劑被使用,該蝕刻劑選擇地去除在寬度限定步階 14及絕緣層12上之材料上之寬度限定層20材料。 只有寬度限定層20之一部份被留下,其係爲一間隔 層28。間隔層28在其左及右緣30及32,具有相同寬度 24。左緣3 0係位在寬度限定步階14之邊緣1 6附近,及 右緣3 2係位在邊緣1 6的另一端。間隔層2 8具有一垂直 高度,其對應於寬度限定步階1 4之垂直高度1 8,並可以 被調整控制過蝕刻之量。因爲用以形成間隔層2 8之製程 ,所以間隔層2 8具有一寬度24 ’其極端地窄,同時,極 端均勻。 如第4圖所示,形成有一長度限定步階3 4。長度限 定步階34典型形成在二氧化矽(Si02 )層外,該層被作 出圖案,以分別形成具有前及後橫向緣3 6及3 8。緣3 6 延伸於寬度限定步階1 4的整個寬度,間隔層2 8之整個寬 度24、及絕緣層12之整個寬度。緣38同時也延伸於寬 度限定步階1 4之整個寬度、間隔層2 8之整個寬度24、 及絕緣層1 2之整個寬度,但與緣3 6沿著間隔層2 8之長 度分隔。 (4) 1231951 再者,如第5圖所示,一長度限定層4 0被保角地形 成在第4圖所示之結構上。長度限定層4〇係由與間隔層 2 8不同之材料作成,並可以例如由氮化矽作成。長度限 定層40具有一較大垂直高度,在長度限定步階34附近並 離開步階3 4或在其步階3 4之頂面上有一較大高度。長度 限疋層4 0可以例如由氮化砂作成。 如第6圖所示,長度限定層40被依序回蝕,以露出 長度限定步階3 4之上部份及間隔層2 8之表面。一蝕刻劑 被使用’其選擇地移除在長度限定步階3 4、寬度限定步 階1 4、間隔層2 8及絕緣層1 2之材料上之長度限定層4 0 的材料。長度限定層4 0被非等向地蝕刻,使得其第一及 第二間隔層42及44保留在長度限定步階34旁,並由於 長度限定層40之較大之垂直高度,而鄰近於長度限定步 階34。每一間隔層42或44具有一厚度46,其在間隔層 28之長度方向被量取。 進一步如第7圖所示,長度限定步階34被隨後移除 。一蝕刻劑被使用,其選擇地移除在間隔層4 2及4 4之材 料上、在間隔層2 8材料上、寬度限定步階1 4之材料、及 絕緣層1 2之材料上之長度限定步階3 4上的材料。每一間 隔層42或44係位在上表面之一部份上及間隔層28之右 緣一部份上,及間隔層28之上表面及側表面的其他部份 係被露出。因爲用以形成間隔層42及44之技術,所以, 於厚度中係極端均勻。 再者,如第8圖所示,間隔層2 8之露出部份係被以 -8- (5) 1231951 鈾刻劑加以移除,其選擇地去除其他元件之材料上之間隔 層28的材料,如第8圖所示。間隔層42及44作爲一遮 罩’並且,所保留之原始間隔層2 8爲直接在間隔層42及 44下之結構47及48。結構47具有一長度對應於間隔層 42之厚度,及結構48具有一長度對應於間隔層44之厚 度。 間隔層42及44隨後被去除,如第9圖所示。一蝕刻 劑被使用,以選擇地去除其他元件之材料上之間隔層42 及44之材料,如第9圖所示。現在露出結構47及48。 每一結構47或48具有很窄及明確之寬度24,一很窄及 明確之長度5 0,及很窄及明確之高度1 8。應注意的是, 結構4 7及4 8均同時形成並在長度上,彼此相隔開。在整 個絕緣層1 2之寬度上,可以形成更多相隔之結構。結構 也可以呈行及列方式形式,例如,呈精確矩形矩陣,其包 含百計或千計之結構。 如第1 0圖所示,寬度限定步階1 4可以利用一鈾刻劑 加以移除,該蝕刻劑可以選擇地移除在結構4 7及4 8之材 料上及在絕緣層1 2材料之寬度限定步階1 4之材料。結構 4 7及4 8然後立在絕緣層1 2上,並可以例如作爲一成核 點,以用以成長一奈米線或作爲一量子點結構。 或者,如第1 1圖所示,寬度限定步階1 4也可以用作 爲遮罩,以蝕去絕緣層1 2之露出部份。結構47及48然 後懸於基板1 〇上,一相當於絕緣層1 2厚度之距離。結構 47及4 8具有側面,其係附著至寬度限定步階〗4上。 -9 _ 47 (6) 1231951 如第1 2圖所示,另一元件5 2也可以形成在結構 及4 8之相反於寬度限定步階1 4之一側上,在結構47 47與元件52間,定義有一間隔54。一電壓源56也可 連接於元件5 2及寬度限定步階1 4上,使得一電壓偏壓 加至結構47及48與元件52間。電壓偏壓可以用以控 一奈米線由結構4 7及4 8之曝露側面所成長出之方向。 於所述實施例中,寬度限定層2 0作爲形成一間隔 之兩目的,即界定寬度24及形成最後結構47及48的 重目的,而長度限定層40則作爲限定結構47及48長 的單一目的。於另一實施例中,一寬度限定層也可以用 形成一間隔層,其作爲形成寬度的單一目的,用以形成 一結構’以及,一長度限定層也可以作爲形成一間隔層 雙重目的,該間隔層界定結構之長度及結構所形成之長 。也可能首先形成一長度限定層,隨後,形成寬度限定 。也可能該等長度及寬度限定層被形成並被用以界定在 個基板之區域的寬度與長度,而不必在區域上形成結構 具有對應於該區域之尺寸。 雖然部份例示實施例己經於附圖加以顯示及說明, 可以了解的是,此等實施例只作例示並不用以限定本發 ’本發明並不限於所述及所示之特定結構與配置中,因 對熟習於本技藝者可以完成修改。 【圖式簡單說明】 第1圖爲具有一絕緣層及有圖案寬度限定步階形成 及 以 施 制 層 雙 度 以 另 之 度 層 整 並 但 明 爲 於 ,10- (7) 1231951 其上之基材的立體圖; 第2圖爲寬度限定層形成後,類似於第1圖之示意圖 第3圖爲在寬度限定層被回蝕留下一間隔層在寬度限 定步階附近後,類似於第2圖之示意圖; 第4圖爲在長度限定步階形成後,類似於第3圖之示 意圖; 第5圖爲在長度限定層形成後,類似於第4圖之示意 圖; 第6圖爲在長度限定層被回蝕留下長度限定間隔層後 ,類似於第5圖之示意圖; 第7圖爲在長度限定步階被去除後,類似於第6圖之 示意圖; 第8圖爲在長度限定層留下之間隔層被用以作爲遮罩 ,以鈾刻爲寬度限定層所留下之間隔層後,類似於第7圖 之示意圖; 第9圖爲在長度限定層留下之間隔層被去除,留下結 構在絕緣層上後,類似於第8圖之示意圖; 第1 0圖爲依據本發明一實施例之寬度限定步階被去 除後之類似於第9圖之示意圖; 第1 1圖爲在絕緣層一部份被去除後,使得結構被懸 浮於基板上之類似於第9圖之示意圖;及 第1 2圖爲在基板上形成另一元件之施加偏壓,以例 如控制由結構之奈米線成長方向之類似於第1 1圖之示意 -11 - (8) (8)1231951 圖 元件對照表 1 〇 :基板 1 2 :絕緣層 1 4 :寬度限定步階 1 6 :緣 1 8 :高度 2 0 :寬度限定層 2 2 ··緣 24 :寬度 2 8 :間隔層 30 :緣 32 :緣 3 4 :長度限定步階 3 6 :橫向緣 3 8 :橫向緣 4 〇 :長度限定層 4 2 :間隔層 4 4 :間隔層 46 :厚度 4 7 :結構 4 8 :結構 5 0 :明確長度 -12 - 1231951 Ο) 5 2 :元件 54 :間隙 5 6 :電壓源
-13 -
Claims (1)
1231951 ⑴ 拾、申請專利範圍 1 · 一種在基板上形成次微米大小結構的方法,包含步 驟: 在該基板上,形成一寬度限定步階; 在該寬度限定步階的緣上,形成一寬度限定層; 回蝕該寬度恨定層,以留下一間隔層’在寬度限定步 階附近; 在該基板上,形成一長度限定步階; 在長度限定步階的邊緣上,形成一長度限定層; 回蝕該長度限定層,以在該長度限定步階的第一邊緣 附近及在爲寬度限定層所留下之整個間隔層之第一部份上 ,留下一間隔層; 去除該長度限定步階;及 蝕刻爲該寬度限定層所留下之間隔層,以爲長度限定 層所留下之間隔層作爲一遮罩,以形成該結構。 2.如申請專利範圍第1項所述之方法,其中該蝕刻該 長度限定層留下一間隔層在長度限定步階之第二緣附近, 並在整個爲寬度限定層所留下之間隔層之第二部份上。 3 ·如申請專利範圍第2項所述之方法,其中該長度限 定步階係同時地由長度限定步階所留下之兩間隔層鄰附近 所移除。 4.如申請專利範圍第1項所述之方法,更包含: 移除該寬度限定步階。 5 .如申請專利範圍第1項所述之方法,更包含: -14 - (2) 1231951 移除在結構下之一層之至少一部份。 6 ·如申請專利範圔第5項所述之方法,其中在該結構 下之該層被移除後,該結構被附著至該寬度限定步階。 7.如申請專利範圍第6項所述之方法,更包含: 形成一偏壓步階,以在該結構及該偏壓步階間定義一 空間;及 在寬度限定步階及偏壓步階上,施加一電壓。 8 · —種在基板上形成次微米大小結構的方法,包含步 驟: 在該基板上,形成一寬度限定步階,其具有一縱向緣 ,縱向延伸於基板上; 在該寬度限定步階上,形成一寬度限定層,下至其縱 向緣並在基板上; 回鈾該寬度限定層,以留下一次微米大小間隔層在該 寬度限定步階附近,該間隔層沿著縱向緣延伸,並在步階 附近,具有一第一寬度限定緣,及一遠離縱向緣之第二個 相對寬度限定緣、一區域之次微米大小寬度係界定於第一 及第二寬度限定緣之間; 在基板上,形成一長度限定步階,具有一橫向緣,延 伸於基板上之整個寬度; 在長度限定步階上,形成一長度限定層,下至其橫向 緣並在基板上;及 回蝕該長度限定層,以在長度限定步階附近留下一間 隔層’該間隔層沿者該彳頁向緣延伸,並具有一第_»長度限 -15- (3) 1231951 定緣’在該步階附近,及一遠離縱向緣之第二相對之長度 定緣’區域之次微米尺寸長度係被界定於第一及第二長 度限定緣之間。 9 ·如申請專利範圍第8項所述之方法,其中,一結構 被形成在該區域上,該結構具有爲該區域之寬度及長度所 界定之尺寸。 1 0.如申請專利範圍第9項所述之方法,其中,間隔 層之一係形成在該結構內。 1 1 ·如申請專利範圍第1 〇項所述之方法,其中,該第 一間隔層係形成在該結構內。 12·如申請專利範圍第n項所述之方法,更包含: 以第二間隔層作爲一遮罩,以蝕刻該第一間隔層,以 界定第一間隔層之長度。 1 3 . —種在一基板上形成一次微米大小結構之方法, 包含步驟: 在該基板上,形成一寬度限定步階,具有一縱向緣, 縱向延伸於基板上; 在該寬度限定步階上,形成一寬度限定層,下至其縱 向緣並在基板上; 回蝕該寬度限定層,以在寬度限定步階附近,留下一 次微米大小間隔層,該間隔層沿著縱向緣延伸,並在該步 階附近,具有一第一寬度限定緣,及具有遠離縱向緣之相 對之第二寬度限定緣; 形成一長度限疋步階在該基板上,具有一橫向緣,延 -16- (4) 1231951 伸經爲寬度限定層所留下之間隔層上; 形成一長度限定層在該長度限定步階上,下至其橫向 緣並在基板上; 回蝕該長度限定層,以在長度限定步階附近留下一間 隔層並在爲寬度限定層所留下之間隔層上,該間隔層沿著 橫向緣延伸,並在步階附近具有一第一長度限定緣,及具 有遠離縱向緣之第二個相對之長度限定緣;及
以爲長度限定層所留下之間隔層作爲一遮罩,蝕刻爲 寬度限定層所留下之間隔層,以形成該結構。 1 4 .如申請專利範圍第1 3項所述之方法,其中該長度 限定步階係同時由爲長度限定步階所留下之兩間隔層一起 移除。 1 5 .如申請專利範圍第1 4項所述之方法,其中在該結 構下之該層被移除後,該結構被附著該寬度限定步階。 1 6 .如申請專利範圍第1 5項所述之方法,更包含:
形成一偏壓步階,以在結構及在該偏壓步階間,定義 一空間;及 施加一電壓在該寬度限定步階及該偏壓步階之間。 -17-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/364,281 US6887395B2 (en) | 2003-02-10 | 2003-02-10 | Method of forming sub-micron-size structures over a substrate |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200415690A TW200415690A (en) | 2004-08-16 |
TWI231951B true TWI231951B (en) | 2005-05-01 |
Family
ID=32824416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092135607A TWI231951B (en) | 2003-02-10 | 2003-12-16 | Method of forming sub-micron-size structures over a substrate |
Country Status (5)
Country | Link |
---|---|
US (1) | US6887395B2 (zh) |
CN (1) | CN1314076C (zh) |
AU (1) | AU2003297044A1 (zh) |
TW (1) | TWI231951B (zh) |
WO (1) | WO2004071153A2 (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006090417A1 (en) * | 2005-02-28 | 2006-08-31 | Stmicroelectronics S.R.L. | Method for realising a nanometric circuit architecture between standard electronic components and semiconductor device obtained with said method |
US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
EP1772773B1 (en) * | 2005-10-06 | 2011-06-29 | STMicroelectronics Srl | Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould |
US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
US7794614B2 (en) * | 2007-05-29 | 2010-09-14 | Qimonda Ag | Methods for generating sublithographic structures |
US7911052B2 (en) * | 2007-09-30 | 2011-03-22 | Intel Corporation | Nanotube based vapor chamber for die level cooling |
US8278687B2 (en) * | 2008-03-28 | 2012-10-02 | Intel Corporation | Semiconductor heterostructures to reduce short channel effects |
US8129749B2 (en) * | 2008-03-28 | 2012-03-06 | Intel Corporation | Double quantum well structures for transistors |
US8440998B2 (en) * | 2009-12-21 | 2013-05-14 | Intel Corporation | Increasing carrier injection velocity for integrated circuit devices |
US8633470B2 (en) * | 2009-12-23 | 2014-01-21 | Intel Corporation | Techniques and configurations to impart strain to integrated circuit devices |
US9005463B2 (en) * | 2013-05-29 | 2015-04-14 | Micron Technology, Inc. | Methods of forming a substrate opening |
CN104528634B (zh) * | 2014-12-16 | 2017-01-18 | 南京工业大学 | 一种纳米结构的侧壁成形制造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8316476D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
US4499119A (en) * | 1983-07-06 | 1985-02-12 | Sperry Corporation | Method of manufacturing super-conductive tunnel junction devices with precise junction area control |
FR2603128B1 (fr) * | 1986-08-21 | 1988-11-10 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
JPH0793441B2 (ja) * | 1992-04-24 | 1995-10-09 | ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド | 薄膜トランジスタ及びその製造方法 |
EP0661733A2 (en) * | 1993-12-21 | 1995-07-05 | International Business Machines Corporation | One dimensional silicon quantum wire devices and the method of manufacture thereof |
US6225201B1 (en) * | 1998-03-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Ultra short transistor channel length dictated by the width of a sidewall spacer |
US6967140B2 (en) * | 2000-03-01 | 2005-11-22 | Intel Corporation | Quantum wire gate device and method of making same |
US6664173B2 (en) * | 2002-01-09 | 2003-12-16 | Intel Corporation | Hardmask gate patterning technique for all transistors using spacer gate approach for critical dimension control |
KR100434505B1 (ko) * | 2002-06-19 | 2004-06-05 | 삼성전자주식회사 | 다마신 배선을 이용한 반도체 소자의 제조방법 |
-
2003
- 2003-02-10 US US10/364,281 patent/US6887395B2/en not_active Expired - Fee Related
- 2003-12-12 WO PCT/US2003/039728 patent/WO2004071153A2/en not_active Application Discontinuation
- 2003-12-12 CN CNB2003801005318A patent/CN1314076C/zh not_active Expired - Fee Related
- 2003-12-12 AU AU2003297044A patent/AU2003297044A1/en not_active Abandoned
- 2003-12-16 TW TW092135607A patent/TWI231951B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2004071153A8 (en) | 2004-12-29 |
WO2004071153A2 (en) | 2004-08-26 |
CN1692070A (zh) | 2005-11-02 |
CN1314076C (zh) | 2007-05-02 |
WO2004071153A3 (en) | 2005-06-16 |
US6887395B2 (en) | 2005-05-03 |
AU2003297044A1 (en) | 2004-09-06 |
US20040155011A1 (en) | 2004-08-12 |
TW200415690A (en) | 2004-08-16 |
AU2003297044A8 (en) | 2004-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI231951B (en) | Method of forming sub-micron-size structures over a substrate | |
KR101075632B1 (ko) | 나노와이어 성장 및 다른 용도를 위한 촉매 나노입자의 제조 방법 | |
JP4005927B2 (ja) | スペーサ技術を用いるナノサイズインプリント用スタンプ | |
US8641912B2 (en) | Method for fabricating monolithic two-dimensional nanostructures | |
US6503409B1 (en) | Lithographic fabrication of nanoapertures | |
EP0613130B1 (en) | Carbon material originating from graphite and method of producing same | |
CN100592546C (zh) | 独立式静电掺杂碳纳米管器件及其制造方法 | |
US8632633B2 (en) | In-situ growth of engineered defects in graphene by epitaxial reproduction | |
US20030094035A1 (en) | Carbon nanotube probe tip grown on a small probe | |
JP2003516241A (ja) | ナノメートル規模の間隔で周期的表面構造を製作する方法 | |
CN102086024A (zh) | 硅纳米线的制备方法 | |
CN102437017B (zh) | 一种在(111)型硅片表面制备纳米结构的方法 | |
JP2011511270A (ja) | ナノサブ構造を有する3次元ナノ構造を製作するための方法、および、この方法によって得ることのできる金属先端を有する絶縁角錐、ナノ開口を有する角錐、および、水平および/または垂直なナノワイヤを有する角錐 | |
JP2008135748A (ja) | ナノチューブを利用した電界効果トランジスタ及びその製造方法 | |
Zinovyev et al. | Strain-induced formation of fourfold symmetric SiGe quantum dot molecules | |
US7927905B2 (en) | Method of producing microsprings having nanowire tip structures | |
Robinson et al. | Self-aligned electrodes for suspended carbon nanotube structures | |
TWI466820B (zh) | 奈米線格柵結構及奈米線的製造方法 | |
CN102398893A (zh) | 一种在(110)型硅片表面自上而下制备纳米结构的方法 | |
US20080164577A1 (en) | Patterned silicon submicron tubes | |
WO2012122789A1 (zh) | 超长半导体纳米线结构及其制备方法 | |
JP4458958B2 (ja) | 微細パターン形成方法および微細パターン形成装置 | |
EP4310900A1 (en) | A method for controlling the width of nano-sized fin-shaped features on a semiconductor substrate | |
CN111081534B (zh) | 半导体纳米线的形成方法 | |
CN111128723B (zh) | 半导体纳米线的形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |