CN1692070A - 在衬底上形成亚微米尺寸结构的方法 - Google Patents

在衬底上形成亚微米尺寸结构的方法 Download PDF

Info

Publication number
CN1692070A
CN1692070A CNA2003801005318A CN200380100531A CN1692070A CN 1692070 A CN1692070 A CN 1692070A CN A2003801005318 A CNA2003801005318 A CN A2003801005318A CN 200380100531 A CN200380100531 A CN 200380100531A CN 1692070 A CN1692070 A CN 1692070A
Authority
CN
China
Prior art keywords
width
length
partition
limits
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003801005318A
Other languages
English (en)
Other versions
CN1314076C (zh
Inventor
斯科特·黑尔兰德
布雷恩·多伊
罗伯特·周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1692070A publication Critical patent/CN1692070A/zh
Application granted granted Critical
Publication of CN1314076C publication Critical patent/CN1314076C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Composite Materials (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Drying Of Semiconductors (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Weting (AREA)

Abstract

提供了一种用于在衬底上形成亚微米尺寸结构的方法。在衬底上形成宽度限定台阶。在宽度限定台阶的边缘上形成宽度限定层。回蚀宽度限定层，以留下紧邻宽度限定台阶的隔片。在衬底上形成长度限定台阶。在长度限定台阶的边缘上形成长度限定层。回蚀长度限定层，以留下隔片，该隔片紧邻长度限定台阶的第一边缘并横跨由宽度限定层留下的隔片的第一部分。然后去除长度限定台阶。然后利用由长度限定层留下的所述隔片作为掩模，刻蚀由宽度限定层留下的所述隔片，以形成结构。

Description

在衬底上形成亚微米尺寸结构的方法
技术领域
本发明涉及在衬底上形成亚微米尺寸结构的方法。
背景技术
纳米技术涉及在多个方向上形成具有纳米量级尺度的极小结构。可能常常需要的是在横过衬底的宽度和/或长度上形成多个结构，其中各个结构具有非常小且精确的宽度以及非常小且精确的长度。
利用原子力显微镜(AFM)或者扫描隧道显微镜(STM)的实验室技术常常被用来进行材料的选择性沉积。虽然这些技术可以成功地形成这样小的结构，但是大规模集成是不可能的。
作为一种选择，可以使用纳米线或者纳米管生长技术，但是这样的技术可能依赖于促进纳米线生长的小的纳米尺寸成核位置。这样的成核位置通常随机地沉积在衬底上。虽然可以生成结构，但是由于缺乏对成核位置的排列和布置能力，存在涉及这些纳米线或纳米管在衬底上具体的位置上的选择性生长的问题。
附图说明
参考附图，以示例的方式来描述本发明，其中：
图1是衬底的立体图，该衬底具有绝缘层和形成在其上的图案化的宽度限定台阶；
图2是在形成宽度限定层之后的类似于图1的视图；
图3是在宽度限定层被回蚀以留下紧邻宽度限定台阶的隔片之后的类似于图2的视图；
图4是在形成长度限定台阶之后的类似于图3的视图；
图5是在形成长度限定层之后的类似于图4的视图；
图6是在长度限定层被回蚀以留下长度限定隔片之后的类似于5的视图；
图7是在去除长度限定台阶之后的类似于图6的视图；
图8是在将由长度限定层留下的隔片被用作掩模以刻蚀由宽度限定层留下的隔片之后的类似于图7的视图；
图9是在由长度限定层留下的隔片被去除以留下绝缘层上的结构之后的类似于图8的视图；
图10是根据本发明一个实施例在去除宽度限定台阶之后的类似于图9的视图；
图11是在绝缘层的一部分被去除以使结构被悬挂在衬底上方之后的类似于图9的视图；以及
图12是类似于图11的视图，示出了在衬底上的另一个部件的形成以及例如施加偏压以控制纳米线从结构生长的方向。
具体实施方式
提供了一种用于在衬底上形成亚微米尺寸的结构的方法。在衬底上形成宽度限定台阶。在宽度限定台阶的边缘上形成宽度限定层。宽度限定层被回蚀，以留下紧邻宽度限定台阶的隔片。在衬底上形成长度限定台阶。在长度限定台阶的边缘上形成长度限定层。长度限定层被回蚀，以留下隔片，该隔片紧邻长度限定台阶的第一边缘并且横跨由宽度限定层留下的隔片的第一部分。然后去除长度限定台阶。然后以由长度限定层留下的隔片作为掩模，刻蚀由宽度限定层留下的隔片，以形成结构。
图1示出了用于形成根据本发明实施例的结构的初始处理。提供衬底10，并且在衬底10上形成绝缘层12。然后在绝缘层12上形成图案化层，并且该图案化层被图案化成宽度限定台阶14。图案化层例如可以是氮化硅(Si3N4)。在绝缘层12的部分上方形成宽度限定台阶14，同时留下绝缘层12的暴露的一部分。宽度限定台阶14具有纵向边缘16，该纵向边缘16延伸横过绝缘层12的长度。边缘16具有高度18，该高度18由从其形成宽度限定台阶14的原图案化层的厚度确定。高度18一般为几个纳米的量级，并肯定小于1微米。
接着，如图2所示，形成宽度限定层20。宽度限定层20在宽度限定台阶14的上表面、其边缘16上，以及在绝缘层12的上表面上保形地形成。宽度限定层20可以由诸如金的成核材料或者诸如硅或者砷化镓之类的用于形成量子点的材料制成。多种材料可以被用于形成宽度限定层20。因为宽度限定层20被保形地沉积，所以其具有边缘22，该边缘22与边缘16水平间隔了宽度24。如高度18一样，宽度24一般为几个纳米的量级，并肯定小于1个微米。如将在后面所讨论的，本实施例中的宽度限定层20还可以作为从其形成最终的亚微米尺寸结构的层。
如图3所示，随后各向异性地回蚀宽度限定层20，直至宽度限定台阶14和绝缘层12的上表面被暴露。使用这样的刻蚀剂，该刻蚀剂选择性地去除在宽度限定台阶14和绝缘层12的材料上的宽度限定层20的材料。
宽度限定层20只被留下的部分是隔片28。隔片28在其左边缘30和右边缘32之间具有相同的宽度24。左边缘30的位置紧邻宽度限定台阶14的边缘16，而右边缘32的位置与边缘16有距离。隔片28具有与宽度限定台阶14的垂直高度18近似对应的垂直高度，并且还可以通过所施加的受控过刻蚀的量来调整。由于被用于形成隔片28的工艺，隔片28的宽度24极窄但是极均一。
随后，如图4所示，形成长度限定台阶34。长度限定台阶34一般从二氧化硅层(SiO2)中形成，该二氧化硅层被图案化以分别具有前横断边缘36和后横断边缘38。边缘36延伸横跨宽度限定台阶14的宽度、隔片28的宽度24以及绝缘层12的宽度。边缘38也延伸横跨宽度限定台阶14的宽度、隔片28的宽度24以及绝缘层12的宽度，但是沿着隔片28的长度与边缘36间隔开。
接着，如图5所示，长度限定层40被保形地沉积在图4示出的结构上。长度限定层40由与隔片28不同的材料制成，例如可以由氮化硅制成。长度限定层40具有直接紧邻长度限定台阶34或在其顶部的更大垂直高度和距离。长度限定层40例如可以由氮化硅制成。
如图6所示，长度限定层40随后被回蚀，以暴露长度限定台阶34的上部和隔片28的表面。使用这样的刻蚀剂，该刻蚀剂选择性地去除在长度限定台阶34、宽度限定台阶14、隔片28以及绝缘层12的材料上的长度限定层40的材料。长度限定层40被各向异性地刻蚀，以使其第一隔片42和第二隔片44紧邻长度限定台阶34而保留，并且由于长度限定层40的更大的垂直高度而紧邻长度限定台阶34。各隔片42或者44具有在隔片28长度方向上测量的厚度46。
如图7进一步示出的，长度限定台阶34随后被去除。使用这样的刻蚀剂，该刻蚀剂选择性地去除在隔片42和44、隔片28、宽度限定台阶14和绝缘层12的材料上的长度限定台阶34的材料。各隔片42或者44现在位于隔片28的上表面的一部分上和隔片28的右边缘的一部分上，并且隔片28的上表面和侧表面的其他部分是暴露的。由于被用于形成隔片42和44的技术，隔片42和44极薄并且厚度也极均一。
接着，如图8所示，用刻蚀剂去除隔片28的暴露部分，所述刻蚀剂选择性地去除隔片28的在图8中示出的其他部件的材料上的材料。隔片42和44起到掩模的作用，原隔片28所保留的是位于隔片42和44正下方的结构47和48。结构47的长度对应于隔片42的厚度，并且结构48的长度对应于隔片44的厚度。
如图9所示，隔片42和44随后被去除。使用这样的刻蚀剂，该刻蚀剂选择性地去除隔片42和44的在图9中示出的其他部件的材料上的材料。结构47和48现在被暴露。各结构47或48具有非常窄并被很好限定的宽度24、非常窄并被很好限定的长度50以及非常窄并被很好限定的高度18。还应该注意的是，结构47和48两者被同时形成，并且彼此在长度方向间隔开。可以形成更多的结构，这些结构跨过绝缘层12的宽度被间隔开。结构可以被形成为行和列，例如可以形成为包括成百或上千的结构的精确矩形矩阵。
然后，如图10所示，可以利用刻蚀剂去除宽度限定台阶14，所述刻蚀剂选择性地去除在结构47和48的材料以及绝缘层12材料上的宽度限定台阶14的材料。于是，结构47和48凸立于绝缘层12，并且可以例如用作为了生长纳米线目的的成核位置，或者充当量子点结构。
或者，如图11所示，宽度限定台阶14可以被用作掩模，以刻蚀掉绝缘层12的暴露部分。于是，结构47和48以对应于绝缘层12厚度的距离悬挂在衬底10上方。结构47和48具有连接到宽度限定台阶14上的侧表面。
如图12所示，在结构47和48与宽度限定台阶14相对的一侧形成另一个部件52，结构47和48与部件52之间限定有间隙54。在部件52和宽度限定台阶14上可以连接电压源56，以使偏压被施加在结构47和48与部件52上。偏压可以被用于控制纳米线从结构47和48的暴露侧表面生长的方向。
在所描述的实施例中，宽度限定层20为了两个目的，即形成为了限定宽度24目的的隔片以及形成最终的结构47和48，而长度限定层40为了单一的目的，即限定结构47和48的长度。在另一个实施例中，宽度限定层可以用于形成这样的隔片，该隔片为了唯一的目的，即限定为了形成另一个结构的目的的宽度，而长度限定层可以为了两个目的，即形成的隔片限定结构的长度并从其形成结构。也是可以首先形成长度限定层，之后再形成宽度限定层。作为另一种可能，长度限定层和宽度限定层可以被形成并用于限定跨越衬底的区域的长度和宽度，而不必形成在该区域上并具有与该区域相对应的尺寸的结构。
虽然已经描述并在附图中示出了某些示例性实施例，但是应该理解，这样的实施例仅仅是示例性的，而不是对本发明的限制，并且因为本领域普通技术人员可以想到许多修改，所以本发明不限于所示出和描述的具体结构和布置。

Claims (16)

1.一种在衬底上形成亚微米尺寸结构的方法，包括：
在所述衬底上形成宽度限定台阶；
在所述宽度限定台阶的边缘上形成宽度限定层；
回蚀所述宽度限定层，以留下紧邻所述宽度限定台阶的隔片；
在所述衬底上形成长度限定台阶；
在所述长度限定台阶的边缘上形成长度限定层；
回蚀所述长度限定层，以留下隔片，所述隔片紧邻所述长度限定台阶的第一边缘并横跨由所述宽度限定层留下的隔片的第一部分；
去除所述长度限定台阶；以及
利用由所述长度限定层留下的隔片作为掩模，刻蚀由所述宽度限定层留下的隔片，以形成所述结构。
2.根据权利要求1所述的方法，其中，对所述长度限定层的刻蚀留下隔片，所述隔片紧邻所述长度限定台阶的第二边缘并横跨由所述宽度限定层留下的隔片的第二部分。
3.根据权利要求2所述的方法，其中，紧邻由所述长度限定台阶留下的两个隔片，同时去除所述长度限定台阶。
4.根据权利要求1所述的方法，还包括：
去除所述宽度限定台阶。
5.根据权利要求1所述的方法，还包括：
去除处在所述结构下方的层的至少一部分。
6.根据权利要求5所述的方法，其中，在处在所述结构下方的所述层被去除之后，所述结构被连接到所述宽度限定台阶。
7.根据权利要求6所述的方法，还包括：
形成偏压台阶，其中在所述结构和所述偏压台阶之间限定有一个间隔；以及
在所述宽度限定台阶和所述偏压台阶上施加电压。
8.一种方法，包括：
在衬底上形成宽度限定台阶，所述宽度限定台阶具有在所述衬底上的长度方向延伸的纵向边缘；
在所述宽度限定台阶上沿着所述宽度限定台阶的所述纵向边缘以及在所述衬底上，形成宽度限定层；
回蚀所述宽度限定层，以留下紧邻所述宽度限定台阶的亚微米尺寸隔片，所述隔片沿着所述纵向边缘延伸，并具有紧邻所述台阶的第一宽度限定边缘以及与所述纵向边缘有距离的第二相对的宽度限定边缘，区域的亚微米尺寸宽度被限定在所述第一和第二宽度限定边缘之间；
在所述衬底上形成长度限定台阶，所述长度限定台阶具有在所述衬底上横跨所述宽度而延伸的横向边缘；
在所述长度限定台阶上沿所述长度限定台阶的所述横向边缘以及在所述衬底上，形成长度限定层；以及
回蚀所述长度限定层，以留下紧邻所述长度限定台阶的隔片，所述隔片沿着所述横向边缘延伸，并具有紧邻所述台阶的第一长度限定边缘以及与所述纵向边缘有距离的第二相对的长度限定边缘，所述区域的亚微米尺寸长度被限定在所述第一和第二长度限定边缘之间。
9.根据权利要求8所述的方法，其中，结构被形成在所述区域上，所述结构具有由所述区域的所述宽度和所述长度限定的尺度。
10.根据权利要求9所述的方法，其中，所述隔片中的一个被形成为所述结构。
11.根据权利要求10所述的方法，其中，所述第一隔片被形成为所述结构。
12.根据权利要求11所述的方法，还包括：
利用所述第二隔片作为掩模刻蚀所述第一隔片，以限定所述第一隔片的长度。
13.一种在衬底上形成亚微米尺寸结构的方法，包括：
在所述衬底上形成宽度限定台阶，所述宽度限定台阶具有在所述衬底上的长度方向延伸的纵向边缘；
在所述宽度限定台阶上沿着所述宽度限定台阶的所述纵向边缘以及在所述衬底上，形成宽度限定层；
回蚀所述宽度限定层，以留下紧邻所述宽度限定台阶的亚微米尺寸隔片，所述隔片沿着所述纵向边缘延伸，并具有紧邻所述台阶的第一宽度限定边缘以及与所述纵向边缘有距离的第二相对的宽度限定边缘；
在所述衬底上形成长度限定台阶，所述长度限定台阶具有横跨由所述宽度限定层留下的隔片而延伸的横向边缘；
在所述长度限定台阶上沿所述长度限定台阶的所述横向边缘以及在所述衬底上，形成长度限定层；
回蚀所述长度限定层以留下隔片，所述隔片紧邻所述长度限定台阶并横跨由所述宽度限定层留下的隔片，所述隔片沿着所述横向边缘延伸，并具有紧邻所述台阶的第一长度限定边缘以及与所述纵向边缘有距离的第二相对的长度限定边缘；以及
利用由所述长度限定层留下的隔片作为掩模，刻蚀由所述宽度限定层留下的隔片，以形成所述结构。
14.根据权利要求13所述的方法，其中，紧邻由所述长度限定台阶留下的两个隔片，同时去除所述长度限定台阶。
15.根据权利要求14所述的方法，其中，在处在所述结构下方的所述层被去除之后，所述结构被连接到所述宽度限定台阶。
16.根据权利要求15所述的方法，还包括：
形成偏压台阶，其中在所述结构和所述偏压台阶之间限定有一个间隔；以及
在所述宽度限定台阶和所述偏压台阶上施加电压。
CNB2003801005318A 2003-02-10 2003-12-12 在衬底上形成亚微米尺寸结构的方法 Expired - Fee Related CN1314076C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/364,281 2003-02-10
US10/364,281 US6887395B2 (en) 2003-02-10 2003-02-10 Method of forming sub-micron-size structures over a substrate

Publications (2)

Publication Number Publication Date
CN1692070A true CN1692070A (zh) 2005-11-02
CN1314076C CN1314076C (zh) 2007-05-02

Family

ID=32824416

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003801005318A Expired - Fee Related CN1314076C (zh) 2003-02-10 2003-12-12 在衬底上形成亚微米尺寸结构的方法

Country Status (5)

Country Link
US (1) US6887395B2 (zh)
CN (1) CN1314076C (zh)
AU (1) AU2003297044A1 (zh)
TW (1) TWI231951B (zh)
WO (1) WO2004071153A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104528634A (zh) * 2014-12-16 2015-04-22 南京工业大学 一种纳米结构的侧壁成形制造方法
CN105229775A (zh) * 2013-05-29 2016-01-06 美光科技公司 形成衬底开口的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1859481A1 (en) * 2005-02-28 2007-11-28 STMicroelectronics S.r.l. Method for realising a nanometric circuit architecture between standard electronic components and semiconductor device obtained with said method
US7563701B2 (en) * 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
EP1772773B1 (en) * 2005-10-06 2011-06-29 STMicroelectronics Srl Method for realizing a multispacer structure, use of said structure as a mould and method for producing circuital architectures using said mould
US7544594B2 (en) * 2006-06-28 2009-06-09 Intel Corporation Method of forming a transistor having gate protection and transistor formed according to the method
US7794614B2 (en) * 2007-05-29 2010-09-14 Qimonda Ag Methods for generating sublithographic structures
US7911052B2 (en) 2007-09-30 2011-03-22 Intel Corporation Nanotube based vapor chamber for die level cooling
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US8440998B2 (en) * 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8316476D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
US4499119A (en) * 1983-07-06 1985-02-12 Sperry Corporation Method of manufacturing super-conductive tunnel junction devices with precise junction area control
FR2603128B1 (fr) * 1986-08-21 1988-11-10 Commissariat Energie Atomique Cellule de memoire eprom et son procede de fabrication
JPH0793441B2 (ja) * 1992-04-24 1995-10-09 ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド 薄膜トランジスタ及びその製造方法
EP0661733A2 (en) * 1993-12-21 1995-07-05 International Business Machines Corporation One dimensional silicon quantum wire devices and the method of manufacture thereof
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6664173B2 (en) * 2002-01-09 2003-12-16 Intel Corporation Hardmask gate patterning technique for all transistors using spacer gate approach for critical dimension control
KR100434505B1 (ko) * 2002-06-19 2004-06-05 삼성전자주식회사 다마신 배선을 이용한 반도체 소자의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105229775A (zh) * 2013-05-29 2016-01-06 美光科技公司 形成衬底开口的方法
CN104528634A (zh) * 2014-12-16 2015-04-22 南京工业大学 一种纳米结构的侧壁成形制造方法

Also Published As

Publication number Publication date
WO2004071153A8 (en) 2004-12-29
WO2004071153A2 (en) 2004-08-26
TWI231951B (en) 2005-05-01
US20040155011A1 (en) 2004-08-12
TW200415690A (en) 2004-08-16
AU2003297044A8 (en) 2004-09-06
US6887395B2 (en) 2005-05-03
WO2004071153A3 (en) 2005-06-16
AU2003297044A1 (en) 2004-09-06
CN1314076C (zh) 2007-05-02

Similar Documents

Publication Publication Date Title
CN1314076C (zh) 在衬底上形成亚微米尺寸结构的方法
US7378347B2 (en) Method of forming catalyst nanoparticles for nanowire growth and other applications
US8394483B2 (en) Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8404124B2 (en) Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
EP0613130B1 (en) Carbon material originating from graphite and method of producing same
US7482057B2 (en) Microscale patterning and articles formed thereby
US6413880B1 (en) Strongly textured atomic ridge and dot fabrication
EP1484644A2 (en) Mould, pattern of nano wires, multiplexer/demultiplexer and method of making same
US7455788B2 (en) Nanoscale electric lithography
EP1546029B1 (de) Verfahren zur herstellung einer mikromechanischen vorrichtung, insbesondere einer mikromechanischen schwingspiegelvorrichtung
US20100019389A1 (en) Electric linkage in a semiconductor electronic device between a nanometric circuit architecture and standard electronic components
JP2004122283A (ja) 規則配列したナノサイズの微細構造物の作製方法
JPH10313008A (ja) 微細パターンの形成方法及び該微細パターンを有する電気素子
DE10354389B3 (de) Verfahren zur Herstellung eines nanoskaligen Feldeffekttransistors
Chen et al. Geometry dependent nucleation mechanism for SiGe islands grown on pit-patterned Si (001) substrates
US20120070627A1 (en) Method for nanopatterning based on self assembly of a triblock terpolymer
Schmidt Metallization and Oxidation Templating of Surfaces for Directed Island Assembly

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee