TWI228315B - Circuit layout structure - Google Patents

Description

1228315 玖、發明說明 【發明所屬之技術領域】 本舍明係關於一種電路佈局構造，尤其是關於一種提 昇電晶體對（transistor pair)的匹配特性之電路佈局構造。 【先前技術】 電晶體間的精密匹配對電流鏡電路（current mirror circuit)或 大器（differential amplifier)的構成來說非 ^ 1¾ / 系重要，尤貧該種精密的匹配有助於獲得低補償（〇ffset)的 運算放大器（operational amplifier)。 隶常用的匹配技術有共通中心點型佈局構造 (Common- Centroid Layout Configuration)，關於此項技術 係記載在非專利文獻i。 以下’針對共通中心點型佈局構造加以說明。第、5圖 為共通中心點型佈局線路（scheme)的示意圖；第6圖為第5 圖的等效電路（equivalent circuit)示意圖。Ml、M2為應取 得匹配的MOS(Metal Oxide Semiconductor:金屬氧化物半 ‘體）場效型電晶體，電晶體Μ1被分割成次電晶體MS j j 及MS 12，同樣地電晶體M2也被分割成次電晶體MS21及 MS22 〇 如第5圖所示，由於該等的次電晶體具有共通的中心 點P，故被稱為共通中心點型佈局構造。又如第6圖所示， 次電晶體MSU及MS12的各閘極、各汲極與各源極為共 通連接而構成電晶體M1;同樣地，次電晶體Ms2i及“Μ] 的各閘極、各汲極與各源極為共通連接而構成電晶體Μ 2。 315374 5 1228315 不過’當參考有關電晶體的匹配報告（非專利文獻2) 及與製程相關的佈局構造時，可發現各種佈局的模式化電 晶體。上述裝置（device)的等效性臨界值電壓，根據非專利 文獻2可從下式獲得。 【數式1】

JpV 少 vTccj = ^細__ UJ Active Area 在此，Active Area係指次電晶體的活性化區，即意味 電流流通的通道區。VT(X，y)係與x，y座標相關的局部性 臨界值電壓，將此電壓橫跨活性化區加以面積分（surface integral)以求得其平均值。 又，臨界值電壓由於製程上的理由會在晶圓的面内因 位置的不同而產生變化，將此臨界值電壓的變化藉由導入 來自第5圖中所示之原點〇的傾斜度振幅 amplitude) α 及傾斜度方位角（gradient directi〇n) 0 可達到 模式化。 因此，將上述的臨界值電壓模式適用於上述的次電晶 體MS11、MS12、MS21、MS22可求取得分別對應的臨= 值 vT11、vT12、VT21、vT22。 首先，對於次電晶體MS11的臨界值Vtii是由下式求 得。 315374 6 1228315 【數式2】 [2Ls^d2l2Ws + dt) J J [VT 4- {Lsa sin θ) + {W5a cos θ)] χ [dW]x[dL·] MSll; VTU = - 11 c5»

uw2i (wdL VTWS + LsWsa sin 0 + a cos^ 也+2%)K 2 [dL] vm- (2 丫，· WS^LS VTWS + LsWsa sm6 + a cos 6? 十 4fVs2 + 4^WS - <、fVs - 2d'JVs - [^] ^rn (2!W2:- J VTWS + sin 0 -i-«cos<9 (G+AlL_ 乂 Ls (W^2Wsdx 2

WsxLs ci> νΤλ i VT + Lsa sin0a cosi^i -fc/,

Ls

Vrn

Vn

Vrn

VTLS +acos^i^^- + d/j jZ5 -hasinO

(2Ls+d2)^(Ls^d2Y

Ls Ί 广 4//5 + + - L>s — ~ 2//5-^2 4 f 3W \ VrLs +acos0 + JLs^asin0 r3L/+2i,rf,

Ls 以同樣的方式，針對次電晶體MS 12的臨界值VT12是 由下式求得。 7 315374 1228315 【數式3】 MS12: w VT[2 -VT +—acos(9n- sin θ 以同樣的方式，針對次電晶體MS2 1的臨界值VT2i是 由下式求得。 【數式4】 MS21: VT2] = VT -fa f3Ws cos6 + sin (9 以同樣的方式，針對次電晶體MS22的臨界值VT22是 由下式求得。 【數式5】 MS22: 在數式2至數式5中，dl為鄰接之次電晶體的汲極（源 極）間距離，d2為鄰接之次電晶體的閘極間距離，Ws為次 電晶體的閘極寬度，Ls為次電晶體的閘極長度。 兩個電晶體 Ml、M2的失配百分率誤差（mismatch percentage errorUPMJ，係以下式定義。 【數式6】 A-/1 在此’ IM i為流通在電晶體Μ1的電流’ IM 2為流通在 電晶體M2的電流。 (非專利文獻1) 315374 1228315

Mao-F eng Lan，Anikumar Tammineedi and Randall Geiger :「提昇匹配特性的電流鏡佈局戰略」，類比積體電 路與信號處理，第28卷，9-26頁，2001年7月。 (Mao-Feng Lan，Anikumar Tammineedi and Randall Geiger，” Current Mirror Layout Strategies for Enhanced Matching Performance”，Analog Integrated Circuits and Signal Processing, Vol28，PP.9-26，July 2001·) (非專利文獻2) M.J.M. Pelgrom, A.C.J. Duinmaijer and A.P.G. Welbers: 「MOS電晶體的匹配特性」，ieEE JSSC，SC_24卷， 1433-1439 頁，1989 年。 (M.J.M. Pelgrom, A.C.J. Duinmaijer and A.P.G.

Welbers，” Matching properties of MOS transistor，，IEEE JSSC, Vol.sc-24? PP. 1433-1439, 1989.) 【發明内容】 於某特定的電路設計中，除了構成上述的一對2個電 晶體Μ1、M2間的匹配之外，匹配2組的電晶體對也很重 要。現在，匹配電晶體對（ΜΙ、M2)與另外的電晶體對（M3、 M4)亦為必要’如此一來，將失配百分率誤差（mismatch percentage err*or)[PM2]，定義為下式。 【數式7】 PM, V ,v/2 ~ h i\) 在此’ IM1為流通在電晶體Ml的電流，IM2為流通在 315374 9 1228315 電晶體M2的電流，在此，Im3為流通在電晶體m3的電流， IM4為流通在電晶體M4的電流。 因此’本發明所提供的電路佈局係在降低失配百分率 誤差[PM2]的同時，減少失配百分率誤差[ρΜι]。例如，令 電晶體對（Ml、M2)的失配與電晶體對（M3、M4)的失配形 成匹配。在此之外，令電晶體Ml與電晶體M2形成匹配， 令電晶體M3與電晶體M4形成匹配。又，儘可能令電晶 體M3與電晶體Ml形成匹配，儘可能令電晶體M4與電晶 體M2形成匹配。 本發明的構成特徵，係由第i電晶體、第2電晶體、 第3電晶體 '帛4電晶體整體上配置成4 % 4行的矩陣之 1 6個次電晶體所組成的電路佈局構造，其中 月(J述第1電晶體，係由配置在第i列第2行、第2列 第1行第3列第4行、第4列第3行的次電晶體所組成， W述第2電晶體，係由配置在帛1列帛1行、第2列 第2行、第3列第3行、第4列第4行的次電晶體所組成， 前述第3電晶體，係由配置在第i列第4行、第2列 第3行、第3列第2行、第4列第“于的次電晶體所組成， 前述第4電晶體，係由配置在第i列第3行、第2列 第4仃、第3列第1行、第4列第2行的次電晶體所組成。 【實施方式】 八人邊^…、圖式邊詳細說明本發明的實施形態。第 1圖為多對匹配佈局構造（隐ltiPle_Pair Matching layout configuration).^ 1 ffl ^ t 315374 10 1228315 圖。Ml、M2、M3、M4係應匹配的]y[〇S場效型電晶體， 電晶體Μ1、M2、M3、M4係分別由下述4個次電晶體構 成’如第1圖所示’整體係構成4列4行的矩陣。 主電晶體之第1電晶體Μ1，係被分割成4個次電晶 體MS11、MS12、MS13、MS14。次電晶體MS11係配置在 第1列第2行’次電晶體M S 12係配置在第2列第1行， 次電晶體M S 1 3係配置在第3列第4行，次電晶體M S 14 係配置在第4列第3行。該等的次電晶體ms 11、MS 12、 MS 1 3、MS 1 4其各閘極、各汲極、各源極係共通連接，而 形成第1電晶體Ml。 同樣地’主電晶體之第2電晶體M2亦被分割成4個 次電晶體MS21、MS22、MS23、MS24。次電晶體MS21 係配置在1列第1行，次電晶體MS22係配置在第2列第2 行’次電晶體MS23係配置在第3列第3行，次電晶體MS24 係配置在第4列第4行。又，該等的次電晶體之各閘極' 各及極、各源極係共通連接，而形成第2電晶體M2。 同樣地，主電晶體之第3電晶體M3亦被分割成4個 次電晶體MS3 1、MS32、MS33、MS34。次電晶體MS3 1 係配置在第1列第4行，次電晶體MS32係配置在第2列 第3行，次電晶體MS33係配置在第3列第2行，次電晶 體MS34係配置在第4列第1行。而，該等的次電晶體其 各閘極、各汲極 '各源極係共通連接，而形成第3電晶體 M3。 同木：^地’主電晶體之弟4電晶體M4亦被分割成4個 11 315374 1228315 次電晶體MS41、MS42、MS43、MS44。次電晶體MS41 係配置在第1列第3行，次電晶體MS42係配置在第2列 第4行，次電晶體MS43係配置在第3列第1行，次電晶 體MS44係配置在第4列第2行。而，該等的次電晶體之 各閘極、各沒極、各源極係共通連接，而形成第4電晶體 M4。該等的16個次電晶體係全為n通道型m〇S電晶體（或 全為P通道型MOS電晶體）。 I6個次電晶體亦可視為屬於以下4個單元（ceu)。第1 單元C1係由次電晶體MS21、MSI 1、MS12、MS22構成。 第2單元C2係由次電晶體MS41、MS31、MS32、MS42 構成。第3單元C3係由次電晶體MS43、MS33、MS34、 MS44構成。第4單元c4係由次電晶體MS23、Msn、 MS14、MS24 構成。 其次，將前述臨界值電壓模式設定成適用於上述16 個次電晶體時，各次電晶體的臨界值為由以下的式子求 出。弟1圖中’係定義成原點為〇、傾斜度振幅為α及傾 斜度方位角為0。 【數式8】 MSll. I ^ 4* 〇r :數式9】 f V 2 J \ Us + 2名+么 \sm9 sin Θ 【數式10】 315374 12 1228315 ms η： 【數式 MS14: 【數式 MS21: 【數式 MS22: 【數式 MS23: 【數式 MS24: 【數式 MS31: 【數式 MS32: 【數式 11 Κη3 -Γ7 (iwz _) —^十3彳 (3/；, Λ cosP + a —i + d、 l 2 1 2 -J sin θ Κΐ4=^τ^α + 1 cossin ι9 12

Ws VT2[ -V7 -f-^acos^ + ai 13 11, + 2^/, + d. (ws , > / cos^ + a l 2 ) V 2 •f ^ 4* dx 14】 Vrr, =VT -fa15】 P T 24 = ’’Γ + a16】 iWa 17】 18 sin Θ COS^ -fa (3LS l 2 (、2 -J sin Θ 1W, 2 1+3必 y cos^-»- —asin Θ 2 sin Θ (1WS Λ cos0 + a (η \ —-+ 2d. -f d. V 2 j l 2 ) sin Θ \ (5L· ) cos$ + a J OcL 1 L \ 1 / sin Θ 13 315374 1228315 MS33:

-VT ί3Ί cos θ + or 1 2 ij l 2 Ί sine 【數式1 9】 MS34: Γ34 vT Λ-—αύχ\θ 2 2 【數式20】 MS4i： yT4] 2d' cqsG 十 a 1L, + 2d, + d. sm$ 【數式2 1】 VTA1 =νΤ (η\γ \ + 34 cos 0 十 Of ($r Λ V 2 ) L 2 J sin Θ MS42: 【數式22】 MS43: Fr43 - V7 +^acos0H-aJ^-^ + i/2Jsin^ 【數式23】 MS44: PT44 — VT + 在數式8至數式23中，dl為鄰接之次電晶體的汲極（源 極）間距離，d2、d3為鄰接之次電晶體間的閘極間距離， Ws為次電晶體的閘極寬度，Ls為次電晶體的閘極長度。 接著’就使用 HSPICE(H-simulation program with integrated circuit emphasis)的模擬加以說明。此模擬的目 的係在驗證本發明之多對匹配佈局構造（Muhiple_pair Matching layout configuration)的匹配特性。 315374 14 1228315 模擬所使用的參數係a =〇.5mV/" m、Vtn = 〇.7V(N通 道型M〇S電晶體時），dl=d2 = d3 = l Ο // m。又1 6個次電晶 體的尺寸係全為共通，Ws = 20 // m、Ls = 4 // m。因此，所有 的主電晶體M1、M2、M3、M4的尺寸為Ws = 80 // m、Ls = 4 fi m。 又’為了比較對於共通中心點型佈局構造（C()lnm〇n_ Centrmd Layout Configuration)進行別的模擬。該模擬所用 的蒼數’係Vtn = 〇.7V(N通道型MOS電晶體時），dl=d2=l〇 ^ m。構成共通中心點型佈局構造的次電晶體尺寸係全為 共通，Ws = 40 # m、Ls = 4 // m。因此，主電晶體M1、M2 的尺寸為 Ws = 80//m、Ls = 4//m。 第3圖顯示模擬所採用的電路配置，對於多對匹配佈 局構造，係使用4個主電晶體mi、m2、M3、M4 ;而對於 與其對比的共通中心點型佈局構造，係僅使用主電晶體 Ml、M2。 第4圖顯示該模擬結果，在第4圖中，橫軸代表傾斜 度方位角0，縱軸代表失配百分率誤差。該模擬清楚顯示， 多對匹配佈局構造之主電晶體M1、M2相等地近接匹配於 共通中心點型佈局構造之主電晶體M1、M2的情形。 主電晶體Ml、M2的尺寸在兩個模擬為相同，而主電 晶體M3、M4在同樣的說明下亦能成立。因此，本發明的 多對匹配佈局構造與共通中心點型佈局構造相比較，在主 電晶體Ml與主電晶體M2的匹配，以及主電晶體m3與主 電晶體M4的匹配中，並沒有任何的劣化。 315374 15 1228315 此外，2個電晶體對間的匹配，亦即電晶體對（μ 1、 M2)與電晶體對（Μ3、Μ4)間的匹配，係比單一的電晶體對 間的匹配（主電晶體M1與主電晶體M2的匹配）更好。 (發明的效果） 依照本發明的多對匹配佈局構造，可將1個電晶體對 與其他的電晶體對做良好的匹配。又，根據本發明的多對 匹配佈局構造之匹配特性，係比令丨個電晶體與其他電晶 體進行匹配之共通中心點型佈局構造的匹配特性更佳。 【圖式簡單說明】 i 第1圖係顯示本發明實施形態的多對匹配佈局構造之 俯視圖。 第2圖係本發明實施形態的多對匹配佈局構造之等效 電路圖。 " 第3圖係用於模擬之電路的電路圖。 第4圖係模擬結果的示意圖。 第5圖係顯示共通中心點型佈局線路之平面圖。 第6圖係共通中心點型佈局線路之等效電路圖。 C1 第1單元 C3 第3單元 C2 第2單元 C4 第4單元 d 1 鄰接之次電晶體的沒極（源極）間距離 d2 鄰接之次電晶體的閘極間距離

Ml、M2、M3、M4 主電晶體 MSI 1、MS 12、MSI 3、MSI 4 次電晶體 315374 16 1228315 MS21、MS22、MS23、MS24 次電晶體 MS31、MS32、MS33、MS34 次電晶體 MS41、MS42、MS43、MS44 次電晶體

Ws 次電晶體的閘極寬度 L s 次電晶體的閘極長度 17 315374

Claims (1)

1228315 拾、申清專利範圍： 種书路佈局構造，係第1電晶體、第2 電晶體及第4電晶體為由整體上配置晶體、第3 之16」固次電晶體構成，其中，^成4列4行的矩陣 w述第1電晶體，係由配置在第 列第1行、第hr I弟1列第2行、第2 成； 弟3仃的次電晶體構 #述第2電晶體，係由配置 列第2行、第# 1列第1行、第2 丁弟3列弟3行及第4列第 成； 乐4仃的次電晶體構 月〕述第3電晶體，係由配置 列第3行、筮1 u斤 仕弟1列弟4行、第2 弟3列弟2行及第4列第】γ AA 乂 成； 」弟1仃的次電晶體構 岫述第4電晶體，係由配置 列第4行、繁mI弟1列弟3行、第2 \。 …弟1行及第4列第2行的次電晶體構 2- 如申:專利範圍第】項之電路佈局構造 下列連接結構： 、甲復具備 構成前述第i電晶體的 同連接，各、、及朽么m *们人电日日體之各閘極為共 播h 接’各源極為共同連接； W述第2電晶體的4個次電晶體之 M #、/極為〃同連接，各源極為共同連接； 成前述第3電晶體的4個次 同連接，各、、及搞“ μ 人電曰曰體之各閘極為共 ^為，、同連接，各源極為共同連接；及 315374 18 1228315 構成則述第4電晶體的4個次電晶體之各閘極為丘 同連接，各汲極為共同連接’各源極為共同連接。 3. 4. 如申請專利範圍帛i項之電路佈局構造，其中，前述Μ 個次電晶體的尺寸為相同。 如申清專利圍第丨項之電路佈局構造，其中，前述i 6 個次電晶體為相同的導電型金屬氧化物半導體（M〇S) 電晶體。 19 315374