TW589730B - ESD protection device - Google Patents

Description

589730 五、發明說明（l) 發明所屬之技術領域 本發明係提供一種由基納二極體（Z e n e r d i 〇 d e )構成 之ESD保護電路元件，尤指一種結合護墊（pad)與基納二 極體之ESD保護電路元件。 先前技術 靜電放電（electrostatic discharge,簡稱 ESD)現 象，係半導體製程中一種常見的現象，其所帶來的過量 電荷，會在極短的時間内經由積體電路的丨/〇接腳（p i η) 傳入積體電路中，而破壞積體電路的内部電路（internal circuit)。為了解決此一問題，廠商通常在内部電路與 I / 0接腳之間設置一保護電路，該保護電路必須在靜電放 電的脈衝（pulse)未到達内部電路之前先行啟動，以迅速 地消除過高的電壓，進而減少ESD現象所導致的破壞。 習知避免靜電脈衝造成靜電崩潰（electr〇static breakdown)的方法，是利用一 N型井型基底構成之二極 體（n we 11-p substrate diode)或是一金屬氧化半導體 場效電晶體（M0SFET)構成之寄生二極體（parasi tic)作為 ESD保護電路元件。請參閱圖一，圖_為習知一金屬氧化 半導體二極體（MOS diode)作為ESD保護電路元件的結構 不意圖。該金屬氧化半導體二極體係形成於一 p型基底工〇

第6頁 589730 五、發明說明（2) 上，P型基底1 0之表層形成有一 N型井11區域，且N型井11 中包含有一 P型源極1 2以及一 P型汲極1 4。一由多晶矽 (polycrystalline silicon)構成之閘極導電層1 6形成於 一閘極氧化層1 8之上，且位於N型井11區域表面之源極1 2 與汲極1 4之間，因此構成一 PM0S電晶體。一高摻雜濃度 之η敗集區域（n+ pickup region)2 0相鄰於P型源極12， 且N型收集區域2 0與P型源極1 2之上形成有一共用之源極 電極(common source e 1 ectrode )22〇 相對地，於P型基底1 0另一端之表層形成有一 p型井 3 1區域，且p型井3 1中包含有一 N型源極3 2以及一賊汲極 34。一由多晶矽（p〇iyCryStalline silicon)構成之閘極 導電層3 6形成於一閘極氧化層3 8之上，且位於P型井3 1區 域表面之源極32與汲極34之間，因此構成一 NM0S電晶 體。一尚摻雜濃度之p敗集區域（p+ pickup region)4 0相 鄰於N型源極3 2，且p敗集區域4 0與N型源極3 2之上形成 有一共用之源極電極（common source electrode)42。一 沒極電極44同時與PM0S之P型汲極1 4以及NM0S之N型汲極 3 4接觸，並且與電路之輸入（丨111)111：)與輸出（〇111：1)111：)端相 連。其中，P型基底1 〇中之p型井3 1區域與N型沒極34係構 成 P型井-N型没極一極體（p well-n drain diode)45， 而_井11區域與PS汲極1 4則構成一 N型井—p型汲極二極

體（n well-p drain diode)46。二極體 45、46構成一 ESD 保護電路元件，以避免來自輸入與輸出端之靜電脈衝

第7頁 589730 五、發明說明（3) electrostatic pu 1 ses )造成靜電崩潰 然而’由於二極體45、46具有报高的内電阻 (internal resistance)，所以需要一較大之二極體面積 (diode area)’以充分承收該電路之輪入與輸出（1/〇)端 所導入的靜電脈衝（electrostatic pulses)。因此習知 技術不僅需要利用一較繁複製程來製作上述結構複雜的 二極體ESD保護電路元件，並且這種ES])保護電路元件亦 會佔據大幅之佈局面積（layout area)。 發明内容 因此本發明之主要目的即在提供一種由基納二極體 所構成的E S D保護電路元件，且該基納二極體係形成於一 遵塾之下’以解決上述製程繁複與佈局面積過大所造成 的問題。 在本發明之最佳實施例中，該ESD保護電路元件包含 有：一基納二極體，設於一半導體晶片之基底中；一介 電層，設於該基底上；一護塾金屬（pad metal)，設於該 基納二極體上方之該介電層表面；至少一第一接觸插塞 (contact plug)，設於該介電層之中，並電連接該護墊 金屬與該基納二極體；一保護層，覆蓋於該半導體晶片 表面，並暴露該護墊金屬之部分表面；至少一摻雜區

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五、發明說明（4) 域，設於該基納二極體之外的基底中；至少_電力、線 (power 1 ine)，設於該半導體晶片之該保護層上；以及 至少一第二接觸插塞，用來電連接該摻雜區^以及該 力線。 ^ 由於本發明提供之ESD保護電路元件，是直接將—其 納二極體形成於一護墊之下，因此可以節省習知技術中 金屬氧化半導體二極體（Μ 0 S d i 〇 d e )在晶片上所佔具"的大 幅面積，同時該基納二極體更可以藉由該護墊的反光罩 來形成，以有效簡化半導體製程。 實施方式 請參閱圖二至圖五，圖二至圖五為本發明製作 種 由基納二極體所構成的ESD保護電路元件的方法示音 如圖二所示，該ESD保護電路元件係形成於一半導^。 6 0的一 P型石夕基底（siiicorl substrate)6 1之上。本^曰片 係先於半導體晶片表面依序形成一介電層6 2以及—第明 光阻層6 4，然後利用一黃光暨蝕刻製程於介電層6 2中二 成複數個接觸洞（contact hole)65。 ％ 如圖三所示，在去除半導體晶片60表面之第— 層64之後，接著於半導體晶片60表面沉積一第一金屬随 (未顯示）填滿接觸洞6 5，並利用一化學機械研磨七 層 %回蝕

第9頁 589730 五、發明說明（5) 刻製程，以形成複數個接觸插塞（c ο n t a c t p 1 u g) 6 6。隨 後沉積一第二金屬層，並進行一黃光暨蝕刻製程，以於 各接觸插塞66上方，形成至少一相對應之護墊金屬（pac[ metal)68，然後於半導體晶片60表面形成一保護層 (passivation layer)70並覆蓋於護墊金屬68上方。其 中，接觸插塞66以及護墊金屬68亦可以利用雙鑲嵌Jual damascene)製程來力口以形成〇 之後如圖四所示，於半導體晶片6〇表面形成一第二 光阻層72，並進行一黃光暨蝕刻製程以於各護墊金68 上方之保護層70中定義並形成一護墊開口（⑽廿 =pen)73。隨後依序進行一第一及第二離子佈植製程，該 離子佈植製程係為一 N型或P型離子佈植製程，而爷 ^ =離子佈植製程係為一 P型或N型離子 g 利用一不同之佈值能量或是不同摻二後 雜=雜區域在上，而、p型摻雜區以於 ^ ^ p 1 〇 F λ Α 2 土、、内一極體7 4中之Ν摻質劑眚 、勺為Ε13〜E14cm ，Ρ摻質劑量約為Ε13〜E14cm-2。"丨里 體所構成的£50保\電上路述元本件發的明之製作-種由基納二極 子佈植製程亦可實施於介製程或該第二離 耳也於”電層62的沉積步驟或各接觸洞

589730 五、發明說明（6) 納 體74 == f，甚至先進行其中之—的離子佈植製程， ^成護墊開口 73之後，再進行另外一離子佈植製 私’以於護墊金屬68下方形成基 而灶:參考圖六’圖六為本發明之ESD保護電路元件的剖 f不意圖。ESD保護電路元件包含有形成於一半導體 =來A ^ _矽基底6 1之基納二極體74，基納二極體74上 - ^ # 7 ~護墊金屬（Pad社1^1 )68，護墊金屬68與基納 ^9由：^ Λ、4之間係設有一介電層6 2來加以分隔，且介電層 7 ^细有複數個第一接觸插塞6 6以電連接基納二極體 (V/、"\塾金屬68，而護塾金屬68上另設有一輸入與輸出 0、（未顯示）’以接受外來之正負脈波。此外，護塾 金屬68上方另設有一保護層70，用來保護半導體晶片° 6〇 所有的内部電路，其上並形成有複數個護墊開口（ pad 〇 P e η) 7 3以暴露各護塾金屬6 8的位置。此外，與基納二極 體74相鄰之矽基底61中另外形成有複數個ρ型摻雜區？5, 且各Ρ型摻雜區7 5上方形成有複數個接觸插塞7 6，用來電 連接後續形成於半導體晶片60中的電力線（power 1i ne ) 78 ° 當一正脈波（positive pulse )從護塾金屬6 8輸入 時，該正脈波會經由各接觸插塞6 6而被傳遞至基納二極 體7 4，此時，對基納二極體7 4而言，其電性表現為一逆 向偏壓區，且基納二極體74的特徵即位於該逆向偏壓區

589730 、發明說明（7) 入電壓可以在某一範圍之内變動，而不影響一幾 1固疋的輸出電壓。而當一負脈波（negative pulse)從 j塾金屬68輸入時，該負脈波會經由第一接觸插塞66而 寻至基納二極體74，此時，對基納二極體74而言，其電 ^表現為一順向偏壓區，且基納二極體74於該順向偏壓 ，有一障壁電壓（barrier voltage)，而當該負脈波的電 壓未達該障壁電壓時，其順向電流便趨近於零，於是便 達到保護電路的目的。其中，該負脈波（negat丨ve pulse)係經由接觸插塞76而接地。 反之，當本發明之ESD保護電路元件形成於一 N型矽 基底或N型井中時，此時，與接觸插塞6 6電連接之摻雜 則係為一 N型摻雜區，而前述之操作方式便約略相反。 外三本發明之ESD保護電路元件亦可將矽基底直接接地， ^ 各该N型或？型摻雜區、接觸插塞以及電力線所需 相較於習知技術，本發 是將一基納二極體形成於一 知技術中金屬氧化半導體二 了相當大的元件空間，同時 墊的光罩當作反光罩而形成 繁複製程。 明提供之ESD保護電路元件， 護塾之下，因此可以節省習 極體（Μ 0 S d i 〇 d e )在晶片上佔 該基納二極體可以藉由該護 ，因此可以節省習知技術之

589730 五、發明說明（8) 以上所述僅為本發明之較佳實施例，凡依本發明申 請專利範圍所做之均等變化與修飾，皆應屬本發明專利 之涵蓋範圍。

第13頁 589730 圖式簡單說明 圖示之簡單說明 圖一為習知一金屬氧化半導體二極體（MOS diode)的 結構不意圖。 圖二至圖五為本發明製作一種利用基納二極體的ESD 保護電路元件的方法不意圖。 圖六為本發明之ESD保護電路元件的剖面結構示意 圖。 圖示之符號說明 10 基底 11 Ν型井 12〜 32 源極 14、 34 汲極 16> 36 閘極導電層 18^ 38 閘極氧化層 20 η敗集區域 31 Ρ型井 40 ρ败集區域 42 源極電極 44 >及極電極 45^ 46 二極體 60 半導體晶片 61 碎基底 62 介電層 64 第一光阻層 65 接觸洞 66 第一接觸插塞 68 護墊金屬 70 保護層 72 第二光阻層 73 護墊開口 74 基納二極體 75 摻雜區 76 第二接觸插塞 78 電力線

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Claims (1)

1. 589730 六、申請專利範圍 1. 一種ESD保護電路元件，該ESD保護電路元件包含 有： 一基納二極體，設於一半導體晶片之基底中； 一介電層，設於該基底上； 一護塾金屬（pad metal)，設於該基納二極體上方之 該介電層表面； 至少一第一接觸插塞（contact plug)，設於該介電 層之中，並電連接該護墊金屬與該基納二極體；以及 一保護層，覆蓋於該半導體晶片表面，並暴露該護 墊金屬之部分表面。 2. 如申請專利範圍第1項之ESD保護電路元件另包含 有： 至少一摻雜區域，設於該基納二極體之外的基底中； 至少一電力線（ρ 〇 w e r 1 i n e )，設於該半導體晶片之該介 電層上；以及 至少一第二接觸插塞，用來電連接該摻雜區域以及該電 力線。 3. 如申請專利範圍第1項之ESD保護電路元件，其中該 基納二極體係由一 N型掺雜區域以及一 P型摻雜區域上、 下堆疊所構成。 4. 如申請專利範圍第3項之ESD保護電路元件，其中該

   第15頁 589730 六

   基底係為一 P裂碎基底

   弟3項之ESD保護電路元件， well)。 其中該 5.如申請專利範園第 基底係為一 P裂井（P W 6 ·如申請專利範圍第1項之ESD保護電路元件，1中^ 基納二極體係由一 P型摻雜區域以及一賭摻雜區^ 4 下堆疊所構成。 或上、 1 ·如申請專利範圍第6項之ESD保護電路元件，i ψ姑 基底係為一 N型石夕基底（siiic〇rl substrate)。 8·如申請專利範圍第6項之ESD保護電路元件，i中 基底係為一 N型井（m well)。 /、T邊 ^如申請專利範圍第1項之ESD保護電路元件，其中該 播=—極?^係由一 Ρ型摻雜區域以及一 Ν型摻雜區域堆疊 成，且戎Ρ型摻雜區域以及該Ν型摻雜區域的摻質劑量 构約為Ε13〜El4cnr2。 、 1〇·—種ESD保護電路元件，該ESD保護電路元件包含 有： 一基納二極體，設於一半導體晶片之基底中；以及 —護塾金屬（pad metal)，設於該基納二極體上方並

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   六、 申請專利範圍 電連接於該基納二極體。 11如申請專利範圍第10項之ESW呆護電路元件另包含 有： · 一介電層，設於該基底上； 至少一第一接觸插塞’設於該介電層之中’並電連接該 護墊金屬與該基納二極體；以及 ^保護層，覆蓋於該半導體晶片表面’並暴露該護墊金 屬之部分表面； 其中該基底係處於一接地狀態’以釋放该護墊金屬所承 受之靜電脈衝（electrostatic pulses)。 12·如申請專利範圍第11項之ESW呆護電路元件另包含 有： 至^二摻雜區域，設於該基納二極體之外的基底中； 電^ μ電力線（P〇Wer Hne)，設於該半導體晶片之該介 至;、亡；以及 力線；第一接觸插塞，用來電連接該摻雜區域以及該電 其' 中該雷A i 電脈衝的電^係用來排出（Sink)該護墊金屬所承受之靜 基納如2請專利範圍第1 〇項之ESW呆護電路亓A> 極體係由-_換雜區域以及 六、 τ % 4所構成 14·如申請 基底係為—f 範圍第1 3項之ESW呆護電路元件，其中該 & 石夕基底（silicon substrate)。 1 5 · 如申含青喜； 基底係為L 範圍第13項之ESW呆護電路元件，其中兮 虫井（P well)。 " 1 6 · 如申請泉 基納二極體係範圍第1 〇項之E S W呆遵電路元件，其中該 下堆疊所構成^。一 P型摻雜區域以及一 N型摻雜區域上、 1 7.如申請專利 其中該 基底係為一 _已圍第1 6項之Es腾護電路元件 基底（silicon substrate)。 1 8 ·如申請專利 其中該 基底係為一 _ I圍第1 6項之ES_護電路元件 开（N we 1 1 )。 1 9 ·如申請專利 基納二極體係由^第1 0項之ES晦護電路元件，其中該 構成，且該P型摻雜二雜區域以及一 N型摻雜區域堆疊 均約為E13〜El4cm二3以及忒_摻雜區域的摻質劑量