TW589670B - Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide - Google Patents

Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide Download PDF

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Sheng Teng Hsu
Yoshi Ono
Jer-Shen Maa
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Description

589670 A7 B7 五、發明説明（2 ) 內容 發明槪述 (請先閱讀背面之注意事項再填寫本頁) 本發明提供矽基底上形成MOS裝置的方法。在本發 明之一說明的實施例中，包括製備基底以包含具有第一裝 置主動區的第一導電率型的導電區；在第一裝置主動區上 形成閘電極結構，閘電極結構包含閘電極及絕緣側壁；佈 植導電率與該第一裝置主動區相反的離子植入該導電區的 曝露部份中，以在該閘極結構的相對立側上形成源極及汲 極區；及以選擇性CVD，在該源極及汲極區上沈積金屬 矽化物層。 本發明的較佳方法又在佈植步驟中包含使用電漿浸漬 離子佈植以佈植離子，其佈植能量約0.5 keV至2keV的 能量範圍，劑量範圍約1.0 X 1 014 c ιτΓ2至1.0 X 1 015 c m —2， 以在源極與汲極區中造成約1.0 X 1〇19 cm·3至1.0 X 1022 cm·3的範圍之表面離子濃度。 經濟部智慧財產局員工消費合作社印製 本發明的另一較佳實施例在閘極側壁形成之前使用低 能量離子佈植以執行佈植步驟。當使用低能量離子佈植時 ，以約0.5 keV至10 keV的能量範圍，劑量範圍約1.0 X 1014 cm·2至1.0 X 1015 cm·2，以在源極與汲極區中造成約 1.0 X 1019 cm·3至1.0 X 1 022 cm·3的範圍之表面離子濃度。 在發明的又另一實施例中，提供矽基底上形成CMOS 裝置的方法。在本實施例中，製備基底以包含具有第一裝 置主動區於其中之第一型導電區；及包含具有第二裝置主 動區於其中之第二型導電區。又包含下述步驟：在第一及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -5- 589670 A7 B7_______ 五、發明説明（4 ) (請先閲讀背面之注意事項再填寫本頁) 在寬度上小於1 〇 〇 〇 n m。應瞭解，可使用任何適用的積體 電路連接線材料，包含耐熔金屬，最常用的是鋁。在此處 所述的實施例中，雖然在η型基底中形成p井，但是，結 構及製程也可用以在ρ型基底中形成η井以形成互補金屬 氧化物半導體（CMOS )裝置。 電漿浸漬離子佈植 現在參考圖1，結構10包含基底12，基底12可以是 單晶矽，在較佳實施例中，爲η型基底。執行現有技術的 製程以在η通道區中形成ρ井14，其爲第一裝置主動區 ，此處也稱爲第一型導電區。在基底12中的ρ通道區中 設置η井16作爲第二裝置主動區，此處也稱爲第二型導 .電區。「第一型」及「第二型」在此稱分別指「第一導電 率型」及「第二導電率型」、或是分別意指η型或Ρ型半 導體材料，其中，第一導電率型係與第二導電率型相反。 對基底執行適當的裝置隔離及臨界電壓調整，造成隔離區 2 1，接著執行閘極氧化、及閘電極形成，在閘極區1 7上 經濟部智慧財產局員工消費合作社印製 造成Ρ井閘電極1 8，及在閘極區1 9上造成η井閘電極20 〇 以CVD沈積諸如氧化矽或氮化矽等薄的絕緣器層’ 接著以電漿各.向異性蝕刻，如圖2所示，分別在閘電極 18、20上形成閘電極側壁絕緣器層22、24。 現在參考圖3，在ρ通道區上形成光阻層26，在本實 施例中係第二裝置主動區。執行電漿浸漬離子佈植以將本 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 589670 Α7 Β7 五、發明説明（5 ) ------^... I L— __ (請先閱讀背面之注意事項再填寫本頁) 實施例中稱爲第二型離子的η型離子植入第一裝置主動區 14的曝露部份中。以範圍約〇·5 keV至2 keV之佈植能量 的電漿浸漬離子佈植，佈植砷或磷離子，以摻雜p井14 的表面。佈植離子的劑量通常在約1·〇 X 1014 cm·2至1.0 χ 1015 cm·2。結果，形成η +源極區30及η+汲極區32。η +源 極/汲極區中離子的表面濃度在1 X 1〇19至1 χ 1〇22 cm·3之 間。在此處所述的發明之此及其它實施例中用以形成源極 /汲極區的製程會造成中度（或適度）摻雜的汲極（MDD )裝置。然後，剝除掩罩2 6。 經濟部智慧財產局員工消費合作社印製 接著，參考圖4，在作爲第一裝置主動區14之n通 道區上沈積光阻掩罩34。執行電漿浸漬離子佈植，以將ρ 型的si子植入第_^裝置主動區1 6的曝露部份。再度使用 佈植能量在約0.5 keV至2keV範圍之電漿浸漬離子佈植 ’佈植棚或BF2離子’以慘雑p通道區16的表面。佈植 離子的較佳劑量通常是在約1.0 x 1〇14 cm·2至1.0 X 1〇15 cm·2之範圍。結果，形成p +汲極區38及p +源極區40。p + 源極/汲極區的表面離子濃度通常在lxl0”至lxl0” cm·3 之範圍。剝除掩罩34。 現在參考圖5，在源極與汲極區上沈積金屬矽化物層 ’在η通道區中造成金屬矽化物層42及在ρ通道區中造 成金屬矽化物層44。以金屬矽化物選擇性CVD，將金屬 石夕化物僅沈積於基底的導電區，包含源極區、閘電極、及 汲極區。金屬矽化物的選擇性CVD未在諸如隔離區2 1及 鬧極側壁22、24等絕緣表面上沈積金屬矽化物。對於熟 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -8- 589670 Α7 Β7 五、發明説明（7 ) (讀先閲讀背面之注意事項再填寫本頁) 閘電極處的絕緣器側壁間隔器。因此，藉由使用習知的選 擇側壁厚度之技術，取得適當的側壁絕緣器厚度及適當的 閘極對源極/汲極重疊。舉例而言，參考Materials Chemistry and Physics, Vol. 46, ( 1996 )，ρ·132.139， N.W. Cheung 戶斤著之「Plasma Immersion Ion Implantation for Semiconductor Processing」一文。 習於此技藝者可以容易瞭解到，第一及第二裝置主動 區14、16被掩罩及佈植之次序是任意的且可以相反。舉 例而言，也可以如下述般執行方法：如圖4所示，首先掩 罩第一裝置主動區14，將第一型離子植入第二裝置主動 區1 6、剝除掩罩、接著，如圖3所示般，掩罩第二裝置 主動區16，以及將第二型離子植入第一裝置主動區14。 方法的其它步驟不改變。 低能量離子佈植 經濟部智慧財產局8工消費合作社印製 使用傳統的低能量離子佈植，摻雜離子橫向穿透很小 。如同圖7-1 1所示及參考其之說明所述般，修改較佳實 施例的製程順序，以在形成源極與汲極區之後形成側壁絕 緣器。 現在參考圖7，結構70包含基底72，基底72可爲單 晶矽。執行現有技藝的製程，以在結構70的η通道區中 形成Ρ井74 ;在結構70的ρ通道區中形成η井76。形成 適當的裝置隔離以形成隔離區77，及調整臨界電壓，接 著，形成_極氧化、及閘電極，造成具有Ρ井閘電極80 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -10- 589670 A7 B7 五、發明説明（1〇) 現在參考圖3，將導電率型與裝置主動區14相反的 離子植入基底的曝露部份，以在該閘極結構的相對立側上 形成源極及汲極區。在本實施例中，將η型離子植入p井 1 4中。執行電漿浸漬離子佈植以將本實施例中η型的離 子植入第一裝置主動區的曝露部份中。以佈植能量約0.50 keV至2keV範圍的電漿浸漬離子佈植，佈植砷或磷，以 摻雜P井14的表面。較佳的佈植離子劑量通常在約1 .〇 X 1014 cm_2至1.0 X 10]5 cm·2之範圍。結果，形成n +源極區 30及n +汲極區32。在n +源極/汲極區的表面離子濃度在 lxlO19 至 lxlO22 cm.3。 現在參考圖5，在源極和汲極區30、32上沈積金屬 矽化物層，在η通道區中造成金屬矽化物層42。以金屬 矽化物的CVD，沈積金屬矽化物至基底的導電區，包含 源極、閘極、及汲極區。 最後，如圖6所示，以CVD沈積氧化物層46。將電 極48連接至現在的nMOST源極30、電極50連接至 nMOST閘極18、電極52連接至nMOST汲極32。 參考圖7-1 1的左半部，提供使用低能量離子佈植取 代浸漬離子佈植，以在矽基底72上形成MOS裝置的方法 。參考圖7，製備具有第一裝置主動區74的基底，在本 說明中其具有p型導電率。在第一裝置主動區74上，形 成閘電極結構，閘結構包含電極80，但未包含絕緣側壁 。如同先前的實施例說明中所述般，形成基底閘極及側嬖 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） * - - m βι^ϋ 1^1 HI I anil ^ϋ· 1 (請先閱讀背面之注意事項再填寫本貢) 訂 經濟部智慧財產局員工消費合作社印製 -13- 589670 A7 B7 五、發明説明（12 ) 離子佈植法優於傳統的離子佈植法。 如此，揭示以MDD及選擇性CVD金屬矽化物用於製 造深次微米MOS及CMOS源極/汲極之方法。因此可知 ，在後述申請專利範圍中所界定的發明之範圍內，可以有 變化及修改。 圖式簡單說明 圖1 - 6係說明用於電漿浸漬離子佈植之本發明的方法 之步驟。 圖7-11係說明用於低能量離子佈植之本發明的方法 之步驟。 .主要元件對照表 10 結構 . 12 基底 14 p井 16 η井 17 閘極區 18 p井閘電極 19 聞極區 20 η井閘電極 21 閘極區 22 閘電極側壁絕緣器層 24 閘電極側壁絕緣器層 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ------,-I 衣丨| (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -15- 589670 A7 B7 五、發明説明（13) 經濟部智慧財產局員工消費合作社印製 26 光阻層 30 η +源極區 32 η +汲極區 34 光阻掩罩 38 Ρ +汲極區 40 Ρ +源極區 42 金屬矽化物層 44 金屬矽化物層 46 氧化物層 48 電極 50 電極 5 2 電極 54 電極 5 6 電極 58 電極 70 結構 72 基底 74 Ρ井 76 η井 77 隔離區 78 Ρ井閘極區 80 Ρ井閘電極 82 η井閘極區 84 η井閘電極 -----,_ — l· 曹！ (請先閱讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 589670 A7 B7 五、發明説明（14 ) 8 6 光阻層 9 0 η +源極區 (請先閱讀背面之注意事項再填寫本頁) 9 2 η +汲極區 94 光阻掩罩 9 8 ρ +汲極區 I 0 0 Ρ +源極區 102側壁絕緣器 104側壁絕緣器 106金屬矽化物層 108金屬矽化物層 II 0氧化物層 1 1 2電極 1 14電極 1 16電極 1 1 8電極 1 2 0電極 1 2 2 電極 經濟部智慧財產局員工消費合作社印製 124互補金屬氧化物半導體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -17-

Claims (1)

  1. 589670 A8 B8 C8 D8 六、申請專利範圍 第91124110號專利申請案 中文申請專利範圍修正本 (請先閲讀背面之注意事項再填寫本頁) 民國93年4月 2日修正 1·一種在矽基底上形成MOS裝置之方法，包括： 製備基底，以包含具有第一裝置主動區之第一導 電率型的導電區； b) 在第一裝置主動區上，.形成閘電極結構，該閘電 極結構包含閘電極及絕緣側壁： c) 將導電率型與該第一裝置主動區相反的離子植入 該導電區的曝露部份，以在該閘結構的對立側上形成源極 與汲極區；及 d )以選擇性CVD，在該源極和汲極區上以及該閘電 極上，沈積金屬矽化物層； 其中，該佈植步驟c)包含使用電漿浸漬離子佈植以 佈植離子。 經濟部智慧財產局員工消費合作社印製 2.如申請專利範圍第1項之方法，其中，該佈植步驟 c)包含使用能量範圍約0.5 keV至2keV之電漿浸漬離子 佈植以佈植離子。 3·如申請專利範圍第1項之方法，其中，該佈植步驟 c)包含使用電漿浸漬離子佈植以佈植離子以及包含以約 1·0 X 1014cm·2 至 1.0 X 1〇15 cnT2 範圍之劑量佈植。 4.如申請專利範圍第1項之方法，其中，該佈植步驟 c)包含使用電漿浸漬離子佈植以佈植離子、以及包含佈 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） 589670 A8 B8 C8 D8 民國93年4月2曰修正 六、申請專利範圍 植以在該源極與汲極區中造成約1.0 X 1019cnT3至1.0 X 1 022 cnT3範圍之表面離子濃度。 (請先閲讀背面之注意事項再填寫本頁) 5·如申請專利範圍第1項之方法，在以CVD沈積金 屬矽化物層之該步驟（d)之後，又包含在以該步驟a) -d)取得的結構上沈積絕緣層之步驟以及金屬化該結構之 步驟-° 6·—種在矽基底上形成MOS裝置之方法，包括： a) 製備基底，以包含具有第一裝置主動區之第一導 電率型的導電區； b) 在第一裝置主動區上，形成閘電極； c) 將導電率型與該第一裝置主動區相反的離子植入 該導電區的曝露部份，以在該閘結構的對立側上形成源極 與汲極區； d) 形成相鄰於該閘電極之絕緣閘極側壁；及 e )以選擇性CVD，在該源極和汲極區上以及該閘電 極上，沈積金屬矽化物層； 其中，該佈植步驟c)包含使用低能量離子佈植以佈 植離子。 經濟部智慧財產局員工消費合作社印製 7.如申請專利範圍第6項之方法，其中，該佈植步驟 c )包含使用能量範圍約0.5 keV至1〇 keV之低能量離子 佈植以佈植離子。 8·如申請專利範圍第6項之方法，其中，該佈植步驟 c)包含使用低能量離子佈植以佈植離子以及包含以約 1·〇 X 1014cm·2 至 1·0 X 1015 cm·2 範圍之劑量佈植。 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） — 589670 B8 民國93年4月2日修正 C8 D8 六、申請專利範圍 (請先聞讀背面之注意事項再填寫本頁) 9·如申請專利範圍第6項之方法，其中，該佈植步驟 c)包含使用低能量離子佈植以佈植離子、以及包含佈植 以在該源極與汲極區中造成約1·〇 X 1019cnT3至1.0 X 1 022 cnT3範圍之表面離子濃度。 10.如申請專利範圍第6項之方法，在以CVD沈積金 屬砍化物層之該步驟e)之後，又包含在以該步驟a) )取得的結構上沈積絕緣層之步驟。 1 1·一種在砂基底上形成CMOS裝置之方法，包括： a) 製備基底，以包含其中具有第一裝置主動區之第 一導電率型的導電區，以及包含其中具有第二裝置主動區 之第二導電率型的導電區； b) 在第一及第二裝置主動區上，形成閘電極； c )在每一閘電極上，沈積及形成閘電極側壁絕緣器 層； d) 掩罩第一裝置主動區； e) 將第一型離子佈植至第二裝置主動區的曝露部份 中，以在第二裝置主動區中形成源極區和汲極區； f) 剝除掩罩； 經濟部智慧財產局員工消費合作社印製 g) 掩罩第二裝置主動區； h) 將第二型離子佈植至第一裝置主動區的曝露部份 中，以在第一裝置主動區中形成源極區和汲極區； i) 剝除掩罩；及 j) 在第一及第二裝置主動區中的閘電極上以及源極 和汲極區上，沈積金屬矽化物層； 本紙張尺度適用中國0家標準（CNS ) A4規格（210X297公釐） -3 - 589670 8 8 88 ABCD 民國93年4月2日修正 >、申請專利範圍 其中，該佈植步驟e)及h)包含使用電漿浸漬離子 佈植以佈植離子；及 (請先閲讀背面之注意事項再填寫本頁) 其中，該沈積金屬矽化物層的步驟j)包含以金屬矽 化物的選擇性CVD，沈積金屬矽化物層。 12.如申請專利範圍第11項之方法，其中，該佈植步 驟e〜）及h)包含以能量範圍約0·5 keV至2keV及劑量範 圍約 1·〇 X 1014cm·2 至 1.0 X 1015 cm·2，進行佈植。 13·如申請專利範圍第11項之方法，其中，該佈植步 驟e)及h)包含佈植以在該源極與汲極區中造成約1.〇 x 1019cnT3至1.0 X 1〇22 cnT3範圍之表面離子濃度。 14·如申請專利範圍第11項之方法，在該沈積金屬矽 化物層之步驟j )之後，又包含在以該步驟a ) -j )取得 的結構上沈積絕緣層之步驟以及金屬化該結構之步驟。 15·—種在矽基底上形成CMOS裝置之方法，包括： a) 製備基底，以包含其中具有第一裝置主動區之第 一導電率型的導電區，以及包含其中具有第二裝置主動區 之第二導電率型的導電區； b) 在第一及第二裝置主動區上，形成閘電極； 經濟部智慧財產局員工消費合作社印製 c) 掩罩第一裝置主動區； d) 將第一型離子佈植至第二裝置主動區的曝露部份 中，以在第二裝置主動區中形成源極區和汲極區； e )剝除掩罩； f) 掩罩第二裝置主動區； g) 將第二型離子佈植至第一裝置主動區的曝露部份 589670 民國93年4月2日修正 A8 B8 C8 D8 六、申請專利範圍 中，以在第一裝置主動區中形成源極區和汲極區； h )剝除掩罩； i )在每一閘電極上，沈積及形成閘電極側壁絕緣器 (請先閲讀背面之注意事項再填寫本頁) 層； j)在第一及第二裝置主動區中的閘電極上以及源極 和汲^極區的曝露表面上，沈積金屬矽化物層； 其中’該佈植步驟d)及g)包含使用低能量離子佈 植以佈植離子；及 其中，該沈積金屬矽化物層的步驟j)包含以金屬矽 化物的選擇性CVD，沈積金屬矽化物層。 16·如申請專利範圍第15項之方法，其中，該佈植步 驟d)及g)包含以能量範圍約0·5 keV至l〇keV及劑量 範圍約 1.0 X 1014cm·2 至 1·0 X 1015 cm·2，進行佈植。 17·如申請專利範圍第15項之方法，其中，該佈植步 驟d)及g)包含佈植以在該源極與汲極區中造成約1.0 X 1019 cm·2至1 ·0 X 1 022 cnT2範圍之表面離子濃度。 經濟部智慧財產局員工消費合作社印製 18.如申請專利範圍第15項之方法，在該沈積金屬矽 化物層之步驟j )之後，又包含在以該步驟a ) -j )取得 的結構上沈積絕緣層之步驟以及金屬化該結構之步驟。 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） -5 ·
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