TW559950B - Memory device and method of forming passivation film thereof - Google Patents

Description

559950 五、發明說明（1) 發明領域 本發明係有關於半導體裝置 可抹寫式記情體穿置的鳟禺处诚’別有關於—種改良之 發明背； 4層結構，以及其製造方法。 出基ΐϊΐί;之：造；’首先會在-半導體基底上f作 =丞本之電晶體兀件，接著則會在這此，上衣作 屬内連線層（IMD)以提供各元件間必一 形成多重金 :避免積體電路遭受外來雜質及機械而二連二 :已完成基本積體電路結構之基底上再n口在上 Qpassivation)。 增 4 層 對於一般半導體產品而言， 擋水氣與雜質外並可以避免半導體^ ^fIC封⑨時的阻 能受到的機械或化學損害裝過程中所可 memory)等半導α f於快閃記憶體（flash ”七二R 言’護層的主要作用之-，

M〇Cking)，隔離氫離子穿入内 p連線層、“鼻。由於在可抹除式的唯讀記憶體(ErasabU

Pr〇gr：mmable R0M)中，浮置閘極（fl〇ating gate)中儲 負電何作為資料儲存之訊息，因此若氫離子深人金屬内連 、-層中，則可能對其下的半導體元件中的帶負電的浮置閘 極造成損害，影響記憶體元件的資料保#(data retention)與耐用度（endurance)。 • 一般習知的保護層材料通常採用氮化矽（si丨icon nitride，SiN)為主，在美國專利第5788767號中提到，一 般的護層結構通常在多重金屬内連線的最上層金屬結構上

0389-7483TWF(η);Ρ900518;Peggy.p t d 第5頁 五、發明說明（2) 二）八’/f、該氧化/層上形成一氮化石夕層 護層結構中，並刀遍以形成將兩層氮化石夕層作為護層結構。在 Enhanced Ch/.遍广電聚加強化學氣相沈積法（piasDia hemical Vapor Deoo^iti 、 〇 n，PECVD)^^^^ 及驗金屬離子的阻隔能力均：=石夕：料對於水氣1 層材料的主結構層。 〇相田良好，因而普遍被選為護 料並無的阻擋效果時’氮化” 言，氫離子對於氮化:噌爲 對於快閃記憶體產品等而 的穩定性夕5蔓層的穿透性，往往導致資料保存 發明簡述 為了提供半導體產品阻隔能^ ^ ^ ^ ^ ^ ^ 具有該護層之半導體’以* 層，可以對護層下的半導體記憶單匕mm 果，避免氫離子造成之退化rhvd杈供更佳的保濩效 -錄ir 目的在於提供以氣氧化石夕材料為主之 使該半導體記憶裂置具有良好的資料保存效果J = 依據本發明之一種記憶裝置，係包含：一半 ΐ:其i i ί1憶單元；一内連線結構，位於該半導：a 底上，耦合於該記憶單元·一罐溫 西从 丁等體基 早凡，瘦層，覆蓋於該内連線結構 559950

表面，包含：一第一介電層，覆蓋於該内連線結構表面 以及一氮氧化矽層（Silicon-Oxy-Nitride, SiOxNy)，f 蓋於該第一介電層上。 其中’上述記憶單元可以為幕罩式唯讀記憶體（M a s匕 R0M)或快閃記憶體（f 1 ash R0M)。在上述記憶裝置中，更 可包含一第二介電層，覆蓋於該氮氧化矽層之上。其中， 第二介電層可為磷矽玻璃層（PSG)、第一介電層可為高密 度電衆沈積之氧化物層（HDP oxide)。 根據本發明’提出一種形成護層之方法，適用於具有 内連線結構之記憶裝置，係包含：沈積一第一介電層於該 内連線結構上；沈積一氮氧化矽層於該第一介電層上；以 及沈積一第二介電層於該氮氧化矽層上。 在上述方法中，可以利用高密度電漿化學氣相沈積法 (HDPCVD)形成一氧化物層（fjDP oxide)於該内連線結構上 作為第一介電層，較佳厚度為7〇〇〇至10000入。而該氣氧 化石夕層（SiOxNy)可利用化學氣相沈積法（CVD)生成，較佳 厚度為4000至7000A。而該第二介電層可利用常壓氣相沈 積法（APCVD)形成一麟矽玻璃層（psg)，較佳厚度為8〇〇〇至 10000 A 。 ’ 又” 實施例 接著根據本發明，提出七種護層組合之比較試驗結 果，說明具有本發明之護層結構之記憶裝置的優點。其 中’七組護層結構均在兩層之金屬内連線結構之記憶體 上’形成依序由第一、第二與第三層所組成之護層結構。

0389-7483TWF(η);P900518;Peggy.p t d 第7頁 559950 五、發明說明（4) 七組護層結構詳細資料列舉如第一表。 第一表

金屬眉問 介電眉 第一屑 第二眉 第 G1 ΗΒΟ 3K HDP 8Κ UV-SiN 4K(AMAT^ PSG9K G2 ΗΒΟ 3K HDP8K SAUSG7K SiON(NVLS) 6K G3 ΗΒΟ 3Κ HDP 8Κ SiON(NVLS)9K 痳 G4 ΗΒ0 3Κ HDP 8Κ PE.TEOS 4K SiON(NVLS) 9K G5 ΗΒ0 3Κ HDP 8K UV-SiN (NVLS)4K PSG9K 06 ΗΒΟ 3Κ HDP 8Κ SiON(NVLS) 4K PSG9K G7 TEOS2K HDP 8Κ UV-SiN(AMA1〇4K PSG9K ΗΒ0:氫阻擔氧化層（hydrogen blocking oxide)。 TEOS :四乙基石夕酸鹽（tetra-ethyl-ortho-silicate) HDP:高密度電漿氧化物層。 UV-SiN: UV可抹寫之氮化矽層。

SiON:以化學氣相沈積法（CVD)形成之氮氧化矽層。 AM AT :台灣應用材料公司之化學氣相沈積機台。 NVLS : Novel lus公司之化學氣相沈積機台。 PE — TE10S ··以電ϋ強化化學氣相沈積法形成ITEOS氧化 物層。 PSG :以常壓氣相沈積法（Atmospheric pressure CVD, APCVD)形成之磷矽玻璃層。 SAUSG :以次壓氣相沈積法（Sub-atmospheric pressure CVD, SPCVD)形成之未換雜石夕玻璃層。 將第一表中的七組護層結構之晶圓以250 °C下烘烤48

0389-7483TWF(η);Ρ900518;Peggy.p td 第8頁 559950 五、發明說明（5) 小時，測試每片晶圓上1 9個位置上的電荷損失量（charge 1 os s )，即烘烤前後的損失量，分別取各組晶圓之量測數 據之中間值與標準差值。結果分佈如第1圖所示，而詳細 數據如第二表所示。 第二表 G1 G2 G3 G4 G5 G6 G7 佥屬 m 介t 眉 ΗΒΟ 3K TEOS 2K 護層 m HDP8K/ UV-S1N 4K(AMATy PS0 9K HDP8K/ SAUSG 7KySiON(NV LS)6K HDP8K/ SiON(NVLS) 9K HDP8K/ PE-TEOS 4K/SiON(NV LS)9K HDP8K/ UV-S1N 4K(NVLSy PSG9K HDP8K/ SiON 4K(NVLSy PSG9K HDP8K^ UV»SiN 4K(AMATy PS&9K 付4值 0.102 0.069 0.079 0.096 0.076 0.060 0.532 0.340 0.039 0.047 0.108 0.308 0.044 0.286 由第二表中可以看出，具有SiON材料的G2、G3、G4、 與G 6護層結構，其電荷損失量小，明顯優於習知常用的g 1 與G 7護層組合。而電荷損失越少，顯示含有s丨〇 N材料的 層結構對記憶體裝置中資料保存的效果越優異。在第二 中，雖然習知含有SiN之護層組合G5的中間值接近於含有 S:0N材料者’然其標準差值過高，顯示其均勻性不佳，相 ' G3、G4、與(^的低中間值與低標準差， „ τ β 二 表現顯著優於習知的SiN。另外，比 ^ 機台所沈積的SiN之^與65之間，對於護 層的資料保存的效果並無特別之改善。 的SiN由彳/二九中：：驗結果顯示，採取Si〇N材料取代習知 的SlN作為&憶體裝置中金屬内連線上的護層結構之-

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而增進記憶體裝置的資料保 五、發明說明（6) 時’可以有效減少電荷損失 存效果。 接著以第2人與26圖分別說明含8丨\與8丨(^護層之811^ 分析結果。將上述G5與G6護層結構進行二次離子質级儀 (Secondary Ion Mass Spectrometry，SIMS)分析所得到 之元素深度分佈圖（Depth Profile)。含有SiN材料的以護 層結構之SIMS分析結果如第2A圖所示，而含有“⑽之以護 層結構則如第2B圖所示。 ° 由第2A與2B圖中可以看出，以Si 0N作為護層結構的第 2B圖中，氫離子穿透的斜率（11)較SiN作為護層結°構的第 2A圖中的（I)大，顯示wSi〇N作為護層結構時，氫離子的 衰變（Hydrogen decay)較快，代表其氫離子穿透量較少， ，度也較淺。因此，採用Si 0N作為護層結構時，可=^少 氫離子對於最下層的記憶單元的影響。 / 根據上述測試結果，顯見Si 〇N作為護層時， 增進記憶體裝置的資料保存效果，並減少氫離子 \ 接下來根據第3A至3C圖，詳細說明根據本發明之一、: ΚΙ成護層之方法流程，以及所形成之具有該護層之記 如第3 A圖所示，首先在一且古〜掊留一 ^ ^ lnn . , . ^ H 隹具有圯憶早兀的半導體基底 上形成一層金屬内連線結構，包含第一金屬層ι〇2、 一層間介電層1〇4、金屬插塞1〇6、第二 第 層間介電層110。其中，在-4^丨士 , 5弟一 ,.^ ^ / 7 在車又佳貫施例中，半導體基底100 、α憶早7L可以為幕罩式唯讀記憶體（Mask R⑽）、可抹

第10頁 559950 五、發明說明（7) 寫了程式唯讀記憶體（Erasable Programmable ROM, E P R 〇 Μ)、或者為快閃記憶體（ρ 1 a s h )等等記憶單元。 在/内連線結構上’首先沈積一第一介電層於該内連 線結構上。在較佳實施例中，可於第二層間介電層上11 〇 上’以高密度電漿化學氣相沈積法（High Density Plasma CVD)沈積高密度電漿氧化物層（HDp 〇xide)作為第一介電 層112’較佳厚度為7〇〇〇至1〇〇〇()人之間，更佳者為8〇〇〇 A °然第一介電層之材料並非以此為限，更可為TE〇s、 PE-TEOS 、SAUSG(sub-atmosphere undoped silica glass,次常壓未摻雜矽玻璃）。 ^ 接著參見第⑽圖，於該第一介電層112上，沈積一氮 氧化矽層114於該第一介電層上。氮氧化矽層（s i〇xNy)係 於SiH4:2455sccm 、N20:1500sccm 、RF:470W 、壓力： l:9mtorr及溫度4〇〇°c下，以化學氣相沈積法（CVD)生成。 較佳者厚度為4000至7〇〇〇A，而更佳者為4000A。 由上述第一介電層1 1 2與氮氧化矽層11 4組成所組成之 一内連線結構的外部護層（Upper Passivati〇n)，可有效 避免下方的内連線結構與半導體基質中的記憶單元受到外 界雜質污染，維持良好的資料保存效果。 接著參見第3C圖，在較佳實施例中，可再沈積一第二 介電層於該氮氧化矽層上。此第二介電層可以利用常壓^ 相沈積法（APCVD)形成一磷矽玻璃層（psG)作為第二介電層 H6，較佳者，厚度介於8〇〇〇至1〇〇〇〇 A，而更佳者為9〇〇曰〇 A。利用麟⑦玻璃等第二介電層，可以增進護層結構表面

0389-7483TWF(η);Ρ900518;Peggy.p t d 第11頁 559950 五、發明說明（8) 的光滑度與均勻性，增進針孔試驗（pine H〇ie Test)時的 良率。然第二介電層之材料並非以此為限，亦可 專材料。 根據上述方法，所形成之記憶裝置，包含··一半導體 基底10 〇，其上佈有記憶單元；一内連線結構（1 〇 2〜1 1 0 )， 位於該半導體基底丨00上，耦合於該記 表面第一介電層112，—氧化物層，覆二 覆蓋-第…υ ’則在該氮氧切層114上 層結構。 戈％矽玻璃層，形成三層式之護 藉由上述本發明之方法， 化矽之記憶裝i，除了具有 ：到本發明之具有氮氧 外，在氫阻絕效果與資料 =1雜質與水氣的功能 層，在電性分析與材料分析均；有習用之氮化石夕護 雖然本發明以較佳實施例又效果。 定本發明，任何熟悉此項技蔽路σ上’然其並非用以限 和範圍内，當可做些許更二姓在不脫離本發明之精神 圍當視後附之申請專利範圍^定者=本發明之保護範 第12頁 0389-7483TWF(n);P900518;Peggy.ptd 559950 圖式簡單說明 為了讓本發明之上述目的、特徵、及優點能更明顯 易懂，以下配合所附圖式，作詳細說明如下： 第1圖所示為在本發明之一實施例中，七種護層結構 的電荷損失試驗結果； 第2A與2B圖所示為在本發明之一實施例中，分別含 Si N與Si 0N之護層材料之SIMS試驗結果；以及 第3A至3C圖所示為根據本發明之一實施例中，形成記 憶裝置之方法流程。 符號說明 I與I I ： 斜 率 100 半 導 體 基 底 102 第 一 金 屬 層 104 第 一 層 間 介 電 層 106 金 屬 插 塞 108 第 二 金 屬 層 110 第 二 層 間 介 電 層 112 第 一 介 電 層 114 氮 氧 化 矽 層 116 第 二 介 電 層 〇

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Claims (1)

1. 559950 --一1號91104754 气> 车1月7曰 修π： 1 六、申請專利範圍 "' '^ 1 · 一種記憶裝置，係包含： 一半導體基底，其上佈有一記憶單元； 一内連線結構，位於該半導體基底上，耦合於該記 單元；以及 °思 一護層，覆蓋於該内連線結構，包含： 一第一介電層，覆蓋於該該内連線結構表面上；以及 一氮氧化矽層（Si OxNy)，覆蓋於該第一介電層表面。 2 ·根據申請專利範圍第1項所述之記憶裝置，其中更 包含一第二介電層，覆蓋於該氮氧化矽層之上。^ 3 ·根據申請專利範圍第2項所述之記憶裝置，其中該 第二介電層為一磷矽玻璃層（psG)。 4 ·根據申請專利範圍第3項所述之記憶裝置，其中該 碌石夕玻璃層厚度為8〇〇〇至loooo A。 人 5 ·根據申請專利範圍第2項所述之記憶裝置，其中該 第二介電層為次常壓未摻雜矽玻璃（SAUSG)。 6 ·根據申請專利範圍第1項所述之記憶裝置，其中該 第一介電層為高密度電漿沈積之氧化物層（HDP oxide)， 厚度為7000至1 〇〇〇〇 A。 7·根據申請專利範圍第1項所述之記憶裝置，其中該 第一介電層為TE0S、PE-TE0S或SAUSG之一。 8·根據申請專利範圍第1項所述之記憶裝置，其中該 氮氧化矽層之厚度為4〇〇〇至7000 A。 9 ·根據申請專利範圍第丨項所述之記憶裝置，其中該 記憶單元係為幕罩式唯讀記憶體單元。

   559950 案號 91104754 曰 修正 六、申請專利範圍 1 0.根據申請專利範圍第1項所述之記憶裝置，其中該 記憶單元係為快閃記憶體單元。 ΙΙΒϊ 0389-7483TWFl(n);P900518;Peggy.ptc 第15頁