TW556216B - Semiconductor memory device - Google Patents

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556216 A7 B7 五、發明説明（彳） 發明所屬之技術領域 本發明係關於一種半導體記憶裝置，尤指一種關於非揮 發性之強介電體記憶體。 背景技術 現今，半導體記憶係應用於大型電腦的主記憶至個人電 腦、行動電話等所謂之電器用品。 市面上的半導體記憶體種類有：揮發性DRAM(動態隨機 存取記憶體，Dynamic RAM)、SRAM(靜態隨機存取記憶體 Static RAM )、非揮發性MROM(光罩基底唯讀記憶體， Mask-based ROM)、Flash EEPROM(快閃電子可抹除式唯讀 記憶體）。其中，DRAM雖然是輝發性記憶體，但與SRAM 相比，胞面積僅有1/4之低成本性，且具有與Flash EEPROM相等之高速性優點，因此目前佔據大部分的市場 〇 另一方面，可重寫的非揮發性Flash EEPROM，由於係非 揮發性故可切斷電源，然而因具有下列缺點：重寫次數 (W/E次數）僅為106左右，重寫入時間為微秒左右，此外重 寫時需要輸入高電壓（12V至22V)等，故無法打開市場。 相較於此，使用強介電體電容器（Ferroelectric Capacitor) 之非揮發性記憶體（Ferroelectric Memory)，自1980年提案 以來，因具有非揮發性、重寫次數為1〇12、讀取時間與 DRAM相當、3 V至5 V動作等優點，有汰換整個記憶體市場 之可能，各廠商正在開發中。 圖1 8為表示習知強介電體記憶體的1個電晶體+ 1個電容 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 556216 A7 B7 五、發明説明（2 ) 器所構成的記憶胞M C與該胞陣列、感應放大器、虛擬胞 (dummy cell)電路。圖19為表示該動作之時序圖。 如圖1 8所明示，習知強介電體記憶體之記憶胞構成係串 聯連接電晶體與電容器之構成。胞陣列係具有：該記憶胞 配設為矩陣狀，具有讀取資料之位元線/BL，BL ;選擇記 憶胞電晶體之字元線WLO、WL 1 ;與驅動強介電體電容器 的一端之板線PLO、PL1之構成。位元線連接有感應放大電 路S A，在與記憶胞相對的位置上配置有虛擬胞電路。 參照圖1 9，說明該強介電體記憶體之動作。 動作時，例如在選擇記憶胞MCI時，與MCI連接之字元線 WLO與板線PLO成為高位準。藉此在預充電至接地電位VSS 之位元線對的一邊可讀取記憶胞資料。此時，在位元線 /BL(/BLSA)讀取出胞資料，且使位元線的電位上昇。當記 憶胞資料為” 1 ”時，強介電體電容器產生極化反轉，位元線 變成高電位。此外，當資料為” 0 "時，雖不會產生極化反轉 ，惟強介電體電容器的常介電體成分與位元線總電容的電 容比分，使位元線之電位上昇。 如此，當資料同時為’’ 1 0 ”時，使位元線電位由Vss上 昇，然而因該電位具有差值，故若可將參照位元線 BL(BLSA)側設定在上述電位的中間電位，藉由感應放大器 放大位元線與參照位元線的差，可判斷胞資料為” 1 ”、或 習知，該參照位元線電位係使用如圖1 8所示之虛擬胞電 路而產生。預備時，將虛擬字元線DWLO、DWL1分別截斷 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556216 A7 ------B7 _ 五、發明説明（ ） 3 與閘極連接之電晶體Qi、Q2 ,藉由導通電晶體卩]將常介 電體電容器C1的一端N1預充電至Q3的源極電位 '即Vss電 位。動作時，將參照位元線側本例中為與B L側連接的虛擬 丰元線的電晶體Q 1設為導通，使N i與B L連接，繼而，使 C 1另一端的虚擬板線DPL電位由Vss上升至VDC電位。藉由 該動作，利用常介電體電容器（：1的耦合，參照BL電位Vref 可由V ss上升至資料” 1，，、·’ 〇 ”的中間電位。 然而，圖1 8所示的虛擬胞電路方式具有如下的問題點。 例如在0·5 μπι規則等級中，位元線電容CB約為1〇〇〇 fF，使 用面積3 μηι2的記憶胞電容器時，位元線振幅的高位準側之 電位若為3V( = Vaa),則資料”1”的位元線之讀取電位在所 有胞的平均約為1.2V，資料”〇”的位元線之讀取電位在所有 胞的平均約為〇.4V，故參照位元線電位須為〇 8 v。若考慮 強介電體電容器之偏差分布等時，包含分布的評價須具有 1.5V左右（=i/2Vaa)的參照電位。 使用如圖1 8所示之習知的虛擬胞電路，而產生1 /2Vaa的 參照位元線電位時，須有非常大的常介電體電容器。其理 由說明如下。 圖20中，將虛擬胞電路的常介電體電容器ci的電容設為 CD、位元線電電容設為CB、虛擬胞用電源電壓設為 VDC((0<VDCSVaa):在此，表示設為最大值Vaa)時之參 照位元線電位Vref的值。參照位元線電位由於將常介電體 電容器CD從Vss上升至VDC之電荷VDC X CD除以全部電容 (CB+CD)之值’而獲得l/2Vaa電位，故須要與位元線電容 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556216 A7 B7 五、發明説明（/ ) CB相同值之大的常介電體電容器電容CD(= 1000 fF)，若以 8 nm的MOS電容器構成時，則需要225 μιη2之非常大的虛擬 胞電容器，因此晶片尺寸變的非常大。具體而言，在產生 IV的Vref時，CD=1/2CB須成立，再者，由於CB<CD且因 CD本身變成負載電容，故難以產生l/2Vaa以上的Vref。 對於這樣的問題，習知係利用另外兩個方法加以防範。 第一個方法係不使用介電率小的MOS電容器之常介電體電 容器，而以記憶胞所使用之強介電體電容器本身構成虛擬 電容器之方法。由於該方法之強介電體的介電率極大，故 仔以實現小的虛擬胞電路。 然而該方法係有下列之缺點： 1) 強介電體電容器本身的電容值有很大的偏差分布。 2) 強介電體電容器隨著極化反轉而疲乏，將產生值的改 變。 3 )強介電體的電容值，一但產生極化就會減少。 4)強介電體電容器因產生不粘著性而改變特性。 故，以利用常介電體電容器最為理想。 第二個方法係在讀取時提升板電位而進行記憶胞的極化 反轉並讀取信號，再讀取出下降至Vss後的位元線電位的方 法。 此時，由於板線電位回復至原本的電位，故有看不見記 憶胞電容器的常介電體成分之效果。因此，資料電位π 1 ”、 資料電位"0 ”皆成為低電位，即使是小的常介電體電容器的 虛擬胞，亦可產生充分的參照位元線電位。 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐) 556216

然而該方法係具有下列缺點： 1) 由於在使板線上升下降之後進入感應放大動作，故隨 機存取時間會變的非常慢。 2) 當資料再寫入時，必須再度進行使板線上升、下降之 動作，結果，必須使板線上升、下降兩次，使循環時間變 得極慢。 此外’發明者係在美國特許登錄公報5,9〇3,492號中，提 案有一種新的強介電體記憶體，其係同時具備下列3項特點： (1) 小尺寸的記憶胞。 (2) 容易製造之平面電晶體。 (3 )具廣泛應用性之隨機存取機能。 圖2 1係上述申請案之強介電體記憶體的構成，圖2 2係該 動作例。在上述申請案中，由於讀取原理與習知的強介電 體兒憶體相同，故與習知一樣產生參照位元線電位之虛擬 胞電路，與圖18同樣使用如圖21所示之電路。 預備時，藉由將虛擬字元線的電晶體q 1、q 2截斷，且導 通電晶體Q3，使常介電體電容器C1的一端N1預充電至q3 的源極電位即V s s電位。 動作時’將參照位元線側本例中為連接於B L側之虚擬字 元線的電晶體Q 1導通，連接B L與N 1，繼而，使C 1另一端 的虛擬板線DPL電位由Vss上升至VDC電位。藉由該動作， 利用常介電體電容器C 1的耦合使參照b L電位：Vref可由 Vss提上至資料·’ 1 ”、·’ 〇 "的中間電位。 據此，在上述申請案中，亦會產生如圖19、圖20所示之 本紙張尺度通用中國國家揉準(CNS) A4規格(210 X 297公釐) 556216 A7 _— _B7 五、發明説明（6" _ 問題。在與習知的強介電體記憶體相比之上述申請案中， 由於每個胞的位元線電容約小1/4左右，每個感應放大器（ 位兀線）的胞數為4倍，此時，虛擬胞電路本身的數量為1/4 ，習知強介電體記憶體對於虛擬胞面積的影響並不大，然 而即便如此，由於仍佔了晶片面積數百分比，故希望能縮 小虛擬胞面積。例如：將每條位元線的胞數設為1/2 , CB 將小部分轉為信號增加時，CB在0.5 ^瓜規則等級中約為 500 fF，使用面積3 μηι2的記憶胞電容器時，位元線振幅的 高位準側之電位若為3V卜Vaa)，則資料，，丨”的位元線讀取 之電位在所有胞的平均約為h5V ,資料"〇f，的位元線讀取之 電位在所有胞的平均約為〇·5ν，故參照位元線電位須為1从 ，若考慮強介電體電容器的偏差分布時，則需要丨.5V左右 (=1 /2Vaa)之參照電位。使用如圖2丨所示之習知的虛擬胞 电路，在產生1 / 2 Vaa的參照位元線電位時，與習知的強介 電體記憶體相同，必須有如圖2〇所示之非常大的常介電體 電容器。為了得到l/2Vaa電位，必須有與位元線電容cB相 同值之大的常介電體電容器電gCD( = 5〇〇 fF),若以8 nm的 MOS電容器構成時，則需要112 之非常大的虛擬胞電容 器，以致晶片尺寸變的非常大。即使產生，（：]3亦 須= 1/2CB，再者，由於CB<CD , CD本身變成負荷電容， 故產生l/2Vaa以上的vref極為困難。 如上所述，在習知的強介電體記憶體或先前_請案中， 雖產生咼的參照位元線電位，然而在使用常介電體電容器 時，須有大的電容器面積，進而有晶片尺寸變大的問題。 -9- 本紙張尺度適用中國a家標準(CNS) A4規格(210 X 297公釐) 556216 A7 ___ _B7 _______ 五、發明説明（7 ) 此外，為了避免該問題而使用強介電體電容器’以使參照 位元線電位產生之方法中，會有偏差分布、劣化、減少、 變動的問題，將產生參照位元線電位之變化與信號讀取界 限減少之問題。此外，為避免產生上述之問題，有使板線 上升下降兩次，並降低參照位元線電位之方法，但卻導致 動作遲緩之問題。 發明之概述 因此，本發明之目的在於提供一種即使使用常介電體電 容器’亦不會導致晶片尺寸的增大且動作快速之半導體記 憶體。 根據本發明的一實施例，其係具備有：複數記憶胞區塊 ’係至少複數串聯連接由胞電晶體與在上述胞電晶體的源 極、；及極端子間並聯連接之強介電體電容器所構成；複數 字7L線，係連接於上述胞電晶體；記憶陣列，係由連接於 上述記憶胞區塊之複數位元線對所構成；複數放大電路， 係與上述位元線對連接，並放大上述位元線對的信號差； 以及虛擬胞電路，在上述位元線對中具有產生無法讀取記 憶胞的資料之參照位元線電位，其特徵為上述虛擬胞電路 至少具有一個常介電體電容器；預備時，上述常介電體電 容器的第丨端子預充電至Vss比接地電位高之第1電位，上述 f介電體電容器的第2端子預充電至Vss;動作時，上述第夏 端子與上述參照位元線連接，上述第2端子由接地電位 為比接地電位還高之第2電位。 此外’根據本發明的其他實施例’其係具備：複數記憶 -10- 556216 A7 -----------Β7 五、發明説明(8' ---- 胞’由胞電晶體與強介電體雷交： 士一 丨包把私各洛的串聯連接所構成；複 竽疋、’泉^連接於上述胞電晶體；記憶陣列，係由連接 /上述記憶胞區塊之複數位^線對所構成；複數放大電路 、係連接於上述位疋線對並放大上述位元線對的信號差； 2及虛擬胞電路，在上述位元線對中具有產生無法讀取記 胞的資料之參照位元線電位，其特徵在於，上述虛擬胞 電路至少具有一個常介電體電容器；預備時，上述常介電 體電容器的第1端子預充電至Vss比接地電位高之第i電位， 上述#介電體電容器的第2端子預充電至Vss ;動作時，上 述第1端子與上述參照位元線連接，上述第2端子由接地電 位上升至比接地電位高之第2電位。 圖面之簡要說明 圖1為本發明第丨實施例的強介電體記憶體陣列、感應放 大器、虚擬電路的構成圖。 圖2為圖1的構成之動作時序例之時序圖。 圖3為本發明第1實施例的效果之圖表。 圖4為圖1虛擬胞的控制電路之電路圖。 圖5為DWLO的產生電路例之電路圖。 圖6為DRST信號的驅動電路例之電路圖。 圖7為圖4至圖6所輸出信號的關係時序圖 圖8為本發明第2實施例之強介電體記憶體的陣列、感應 放大器、虛擬胞電路的構成電路圖。 圖9為圖8的電路之動作時序例之時序圖。 圖1 0為本發明第3實施例之強介電體記憶體的陣列、·感應 -11 - 本紙張尺度適用中國國家橾準(CNS) A4規格(210 X 297公釐） 556216

放大器、虛擬胞電路的構成之電路圖。 圖11為圖10的電路之動作時序例的時序圖。 圖1 2為本發明第4實施例之強介電體記憶體的陣列、感應 放大器、虛擬胞電路的構成電路圖。 圖13為圖12的電路之動作時序例的時序圖。 圖1 4為本發明第5實施例之強介電體記憶體的陣列、感應 放大器、虛擬胞電路的構成電路圖。 圖15為圖14的電路之動作時序例的時序圖。 圖16為本發明第6實施例之強介電體記憶體的陣列、感應 放大器、虛擬胞電路的構成電路圖。 圖17為圖16的電路之動作時序例的時序圖。1 圖1 8為有關習知技術之強介電體記憶體的陣列、感應放 大器、虛擬胞電路的構成電路圖β 圖1 9為圖1 8的電路之動作時序例的時序圖。 圖20為習知虛擬電路之參照位元線電位Vref的值之圖表 〇 圖2 1為關於先前申請案之強介電體記憶體的構成電路圖 〇 圖2 2為圖2 1中的動作例之時序圖。 發明之實施型態 以下，參照圖面說明本發明之實施形態。 圖1及圖2為本發明之第丨實施形態，圖丨為本發明的陣列 、感應放大器、虛擬胞（dummy cell)之電路構成，圖2為其 動作的時序圖。此外，圖3為其效果之圖式。 〃 -12- 本紙浪尺度通用中國國家標準(CNS) A4規格(210 X 297公釐） 556216 A7 ____B7 五、發明説明（10 ) 一個記憶胞係以並聯連接胞電晶體與強介電體電容器而 構成’ 一個胞1己憶區塊係串聯連接複數個該並聯連接的記 憶胞，一端係介以區塊選擇電晶體與位元線連接，另一端 與板連接。藉由此構成，使用平面電晶體可實現4F2尺寸的 記憶胞。 如圖1所示’將區塊選擇電晶體及區塊選擇信號BS〇、 BS1設為/ BL與BL用兩種，將區塊選擇電晶體（bs〇，b§i) 其中之一設為咼位準，則2個胞區塊中一方的資料僅被位元 線漬取，可實現以位元線對另一方作為基準信號位元線之 折疊位元線，且可構成以一個胞電晶體與丨個強介電體電容 器來記憶1個位元的資料之1171(：胞。再預備兩種板線，藉 由僅驅動已選擇之位元線側的板線，可阻止電壓施加至基 準信號（reference)側之非選擇的胞。 簡單說明該電路之動作，預備時，將全部（副）字元線 WL 0至WL3設為高位準，預先導通記憶胞電晶體，將區塊 選擇信號BS0、BS1設為低位準，預先截斷區塊選擇電晶體 。精此，強介电體電谷备的兩端不會因導通中之胞電晶體 而產生電性短路之情況，故兩端不會產生電位差，可維持 記憶極化的安定。 動作時’將預充電（以下稱為「Vss」）於接地電位之一對 位元線設為浮動（floating)狀態。接著，僅截斷並聯連接於 欲讀取的強介電體電容器之記憶胞電晶體，且將區塊選擇 電晶體導通。例如：選擇圖1中的強介電體記憶胞電容器 MCI之時，將WL2設為低位準。爾後，藉由將MCI側的板線 -13- 本纸張尺度適用中國國家棵準(CNS) A4規格(210X297公釐） 556216 A7 B7 五、發明説明（H ) PLO以及MCI側的區塊選擇信號BSO設為高位準，並截斷 PLO與/BL·間的電位差，僅施加於與記憶胞電晶體並聯連接 之強介電體電容器MC 1的兩端，在Vss呈浮動狀態之位元線 /BL(/BLSA)上，可讀取強介電體的極化資料。據此，即使 串聯連接胞，藉由選擇任意的副字元線，亦可讀取出任意 之強介電體電容器的胞資料，且可實現完全的隨機存取。 當資料為"1 ”時，強介電體電容器極化反轉，且位元線變 成高電位僅此外，當資料為π 0 ”時，雖不會產生極化反轉， 然而位元線上昇強介電體電容器的常介電體成分與位元線 電容的電容比分。 i 如此，在資料同時為” 1 ”、” 0 ”時，雖位元線電位由Vss上 昇，然而由於該電位具有差值，故若可將參照位元線 BL(BLSA)側設定在這些電位的中間電位，則藉由感應放大 器放大位元線與參照位元線之差，可判斷胞資料為” 1 ”、或 ，，0，，〇 產生參照位元線電位之虛擬胞電路係使用如圖1所示之電 路。 預備時，藉由使虛擬字元線的電晶體Q 1、Q 2截斷，且截 斷電晶體Q3，將常介電體電容器C1(電容CD)的一端N1預 充電至Q3的源極電位即VDC(>Vss)電位。先將常介電體電 容器另一端之虛擬板線DPL設為Vss電位。亦即，施加電壓 VDC至常介電體電容器的兩端，以維持CD X VDC的電荷。 動作時，參照位元線側在本例中係使連接於B L側的虛擬 字元線之電晶體Q 1導通，以連接B L與N 1。藉此，將儲存 -14- 本紙張尺度適用肀國國家標準(CNS) A4規格(210 X 297公釐） 556216 A7 B7 五、發明説明（12 ) 於常介電體電容器Q 1之電荷放出至參照位元線側。繼之， 將C1另一端的虛擬板線DPL電位由Vss提升至VDC，電位。 藉由該動作，利用常介電體電容器C1的搞合產生CD X VDC ，的電荷量，形成以參照位元線與常介電體電容器分配該電 荷之動作。 藉由上述一連_的動作，參照BL電位：Vref，可由Vss提升 至資料”1”、”0”的中間電位。結果，參照位元線電位之總 電荷= (CD X VDC’+ CD X VDC)除以負荷電容（CD+CB)的值 ;當 VDC = VDC，時，如圖 3 所示，Vref，=(2CD X VDC)/(CD+CB)= 2Vref=2X(CDXVDC)/(CD+CB),與習 知的虛擬胞方式之乂^£=(€0父乂0(：)/(€0+06)相比，以相 同常介電體電容器電容，可產生2倍的參照位元線電位。 相反的，雖然可產生l/2Vaa=l/2VDC的參照位元線電位 ，然而在習知的方式中，當CD = CB時，雖必須使 Vref=l/2VDC之值成為大的CD值，然而在本發明第1實施例 中，當CD=1/3CB時，即Vref，=l/2VDC時，僅以習知方式 之1/3面積的虛擬電容器即可完成’可大幅縮小晶片尺寸。 例如，當CB= 5000 fF時，在習知方式中需要500 fF的虛擬 電容器電容，在氧化膜厚8 nm的MOS電容器中，每一虛擬 胞需要112 μιη2的電容器面積，相對於此，本發明第1實施 例中，以500 fF/3 = 167 fF的電容中，可將每一虛擬胞電容 器面積大幅減低至37 μιη2。 此外，在習知的方式中，在產生大於1 /2VDC的電位時， 由於CB<CD，故對於負載電容之CD本身將造成影響，而難 -15- 本紙張尺度適用中國®家樣準(CNS) A4規格(210X297公釐) 556216 A7 B7 五、發明説明（13 ) 以產生電位，然而在本發明第1實施例中，當CD = CB時， 可產生Verf’= VDC= Vaa之大的電位。因此，在本實施例中 ，不致因偏差分布、變形等而需使用動作界限減少之強介 電體電容器，可實現強介電記憶體，同時，不需使板再次 上下移動，即可以小的虛擬電容器面積實現強介電體記憶 體，使高速動作成為可能。 在以上本發明之第1實施例中，藉由使用電晶體Q 1、Q 2 ，以位元線對共有化常介電體電容器以降低虛擬胞電容器 面積。該常介電體電容器亦可是MOS電晶體的閘極電容器 ，此時以空乏型電晶體為佳。 ί 又，虛擬字元線DWLO、DWL1係如時序圖中（2)所示，亦 可在感應動作前設為低位準，以解除虛擬胞與參照位元線 的連接，亦可在感應動作之後（1)。然後，將節點重設信號 (node reset)DRST設為高位準，在預充電節點Ν1至VDC之 後，使DPL降為低位準，返回與預備時相同的狀態。期望將 DWL0設為高位準，且將儲存於VDC電壓的電荷釋放至某程 度的參照位元線之後，提升DPL。此外，為使電路簡單化， 期望VDC=VDC，。就其他方法而言，亦可利用固定 VDC = Vaa，且僅變更VDC，的電位，使參照位元線電位產生 之方法，或固定VDC，=Vaa，僅變更VDC電位，使參照位元 線電位產生之方法等。此外，DRST的信號振幅電位，為了 將VDC寫入至N1，期望設為VDC + Vt以上即昇壓電位Vpp 。DWLO、DWL1的電位亦為Vpp，若參照位元線電位 + Vt<Vaa，亦可為Vaa振幅。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 556216 A7 B7 五、發明説明（14 ) 圖4至圖7為應用於圖1的電路之各控制信號的驅動電路構 成例之電路圖。 如圖4所示之電路，係用以驅動對節點N1進行預充電之虛 擬胞用電源電壓VDC及虛擬板線DPL的電路，在VDC產生器 1 0與節點N 1之間，穩定電容C3與Vss連接，在節點Nx與 Vss之間串聯連接PMOS電晶體Q11及NMOS電晶體Q12，在 上述閘極的共同連接點上連接有以位元線振幅之高位準側 的電位Vaa所控制之反相器1 1，兩電晶體的連接點係提供驅 動電位至虛擬板線DPL。 該電路在變成上述的VDC=VDC，之電路時，若Vaa^VDC ，則可將Vaa振幅的輸出直接輸入至VDC電源的驅動器。 圖5為產生虛擬字元線DWLO電位的電路構成例之電路圖 〇 該電路為虛擬字元線DWLO的驅動電位的產生電路例，在 位元線振幅的高位準側之電位Vaa與Vss之間串聯連接PMOS 電晶體Q13及NMOS電晶體Q14，在上述閘極的共同連接點 上連接以位元線振幅之高位準側的電位Vaa所控制之反相器 12，兩電晶體之連接點係提供驅動電位至虛擬板線DWLO。 在該電路中，DWLO驅動電位的振幅變成Vaa。 圖6為節點重設信號DRST的驅動電路例之電路圖。 在該電路中，於昇壓電位Vpp與Vss之間串聯連接PMOS電 晶體Q1 5及NMOS電晶體Q16，且在上述閘極的共同連接點 上連接有信號位準變換器之反轉輸出，兩電晶體的連接點 係供給DRST信號。使用信號振幅變換電路係為了放大 -17- 本紙張尺度適用中國國家搮準(CNS) A4規格(210 X 297公釐） 556216 A7 B7 五、發明説明（15 ) DRST信號的振幅至Vpp。 圖7為圖4至圖6所輸出的信號關係之時序圖，可知與圖2 所示為完全相同的關係。 圖8為關於本發明第2實施例之強介電體記憶體的陣列、 感應放大器、虛擬胞電路的構成電路圖，圖9為該動作的時 序圖。 圖8所示之電路具有與圖1大致相同的電路構成，然而其 相異之處係，在圖1中，預充電N 1節點至VDC之電晶體Q 3 係以NMOS構成，而圖8中則以PMOS構成，且使用反相信 號/DRST。 ί 如圖9所示，雖該電路與圖1所示之電路大致具有相同的 動作’惟在圖1中，預充電節點Ν1至VDC時，當 VDC+Vt>Vaa，DRST的信號振幅必須上升至Vaa以上亦即 昇壓’藉由PMOS化，若VDC<Vaa，將/DRST設為Vss則可 預充電至VDC ,故可將/DRST的振幅抑制於Vaa，且不需昇 壓電路。 圖10及圖11為本發明第3實施例，圖1〇為電路圖，圖u 為該動作之時序圖。 參照圖1 0，雖具有與圖i大致相同的電路構成，然而相異 (處為·在各個位疋線對的兩條位元線上設置虛擬胞電路 之點。即’當/BL為參照位元線時，使DWL1、DRST1、 DPL1動作’當BL為參照位元線時亦可使dwl〇、謂 、DPL0動作。 圖12及圖13為本發明第4實施例，圖口為關於本發明第4 -18-

556216 五、發明説明（i6 ) A7 B7

實施例之陣列、感應放大器、虚擬胞電路的構成電路圖， 圖1 3為該動作的時序圖β 參照圖1 2 ’該實施例為關於習知型式的強介電體記憶體 之虚擬胞。一個記憶胞係以_聯連接胞電晶體與強介電體 電容器而構成之1T1C型而成。 簡單說明該電路之動作’預備時，將全部的副字元線WLO 至WL 1设為低位準’將板線pL〇、pL丨亦設為低位準，位元 線則預充電至Vss。 動作時，使已預充電至Vss的位元線對浮動。繼而，僅導 通與欲碩取之強介電體容器連接之記憶鸡電晶體。例如·· 選擇圖12中之強介電體記憶胞電容器“以時，將WL〇設為 高位準。然後，藉由將14(：1側的板線PL〇設為高位準，將 PLO與/BL間的電位差施加至強介電體電容sMcl的兩端， 在Vss呈浮動之位元線/BL(/BLSA)上讀取出強介電體電容 器的極化資訊。據此，即使_聯連接胞，藉由選擇任意的（ 副）字元線，可讀取任意的強介電體電容器之胞資料，可實 現完全之隨機存取。 當資料為” 1 ”時，強介電體電容器產生極化反轉，位元線 變成高電位。又，當資料為，，〇”時，雖不會產生極化反轉， 然而位元線僅上昇強介電體電容器的常介電體成分與位元 線電容的電容比分，使位元線上昇。如此，當資料同時為 ”1”以及”0”時，位元線電位由Vss上昇，然而因該電位具有 差值，故若可將參照位元線]3]^(]51^八）側設定在上述電位的 中間電位，則藉由感應放大器來放大位元線與參照位元線

装 Ψ -19-

556216 A7 _______B7 五、發明説明（17 ) 的差’可判斷出胞資料為” 1，，、或"〇，，。 產生參照位元線電位之虛擬胞電路具有如圖12所示之電 路構成。 預備時，藉由將虛擬字元線的電晶體Q1、Q2截斷，導通 電晶體Q3 ,將常介電體電容器C1(電容CD)的一端N1預充 電至Q3的源極電位即VDC(> Vss)電位。將常介電體電容器 的另 ^之虛擬板線DPL設為Vss電位。亦即，將電壓vj)C 訑加至#介電體電容器的兩端，以維持CD χ 的電荷。 動作時’使參照位元線側在本例中係與B l側連接的虛擬 竽元線的電晶體Q丨導通，連接B L與Ν丨。藉此，將儲存於 笫介电體電谷器Q 1之電荷放出至參照位元線側。繼而，將 C 1另一端的虛擬板線dpl電位由Vss提升為VDC，電位。藉 由該動作’利用常介電體電容器C i的耦合產生cd X VDC， 的電荷分，形成以參照位元線與常介電體電容器分配該電 荷之動作。藉由上述一連串的動作，可使參照B l電位： Vref’由Vss提升至資料” 1，，、”〇”的中間電位。結果，以參 照位元線電位之總電荷值= (CDXVDC，+CDXVDC)除以負荷 電容（CD+CB)之值，當VDOVDC，時，如圖3所示，成為 Vref，=(2CD X VDC)/(CD+CB) = 2Vref= 2 X (CD X VDC)/(CD + CB)，與習知虛擬胞方式的Vref=(CD X VDC)/(CD+CB)相比，以相同的介電體電容器電容可產生2 倍的參照位元線電位。 相反的’雖然產生l/2Vaa=l/2VDC的參照位元線電位，然 而在習知的方式中，當CD = CB時，變成Vref=l/2VDC時須 -20- 本紙張尺度適用中國國家槺準(CNS) A4規格(210X297公釐) 556216 A7 B7 五、發明説明（18 ) 有大的CD值，然而在本發明第4實施例中，當CD=1/3CB時 ，即Vref，=l/2VDC時，僅以習知方式之1/3面積的虛擬電容 器即可完成，可大幅縮小晶片尺寸。例如，在CB = 1000 fF 中，於習知方式中，需要1000 fF的虛擬電容器電容，在氧 化膜厚8 nm的MOS電容器中，每一虛擬胞需要225 μιη2的電 容器面積，然而在本發明，在1000 fF/3 =333 fF的電容中 ，每一虛擬胞電容器面積可大幅減低至75 μιη2。 此外，在習知的方式中，在產生比1 / 2 VDC電位還大的電 位時，當CB< CD時，將對於負荷電容之CD本身造成影響 ，故難以產生電位，然而本發明第4實施例中，當CD = CB 時，可產生Verf’= VDC = Vaa之大的電位。藉由該方式，不 致因偏差分布、變形等而需使用動作界限減少之強介電體 電容器，可實現強介電記憶體，亦不需使板再次上下移動 ，可以小的虛擬電容器面積實現強介電體記憶體，故可進 行高速動作。 又，在本發明的第4實施例中，藉由使用電晶體Q 1、Q 2 ，以位於線對共有化常介電體電容器，以減低虛擬胞電容 器面積。該常介電體電容器亦可為MOS電晶體的閘極電容 器，以空乏型電晶體最為理想。虛擬字元線DWL0、DWL1 如圖1 3的時序圖中（2 )所示，亦可在感應動作前設位低位準 ，以解除虛擬胞與參照位元線的連接，亦可在感應動作之 後（1)。然後，將DRST設為高位準，預充電節點N1至VDC ，使DPL降為低位準，返回與預備時相同的狀態。將D WL0 設為高位準，使儲存於VDC電壓的電荷釋放出某程度的參 -21 - 本紙張尺度適用中典國家標準(CNS) A4規格(210X 297公釐） 556216 A7 B7 五、發明説明（19 ) 照位元線後，提升DPL。此外，為了使電路簡單化，以設為 VDC = VDC，為佳。就其他方法而言，亦可利用固定 VDC = Vaa且僅變更VDC，的電位使參照位元線電位產生的方 式或固定VDC’=Vaa且僅變更VDC電位，使參照位元電位產 生之方法等。DRST的信號振幅電位係為將VDC寫入至N1而 設為VDC+Vt以上即設為昇壓電位Vpp為佳。DWLO，DWL1 的電位亦可為Vpp，若參照位元線電位+Vt<Vaa，則以Vaa 振幅為佳。 當然，圖4、5、6所示之驅動電路亦可應用於圖12的方

I 圖1 4為本發明第5實施例的電路圖，圖1 5為該動作的時 序圖。該電路與圖12大致具有相同的電路構成，而相異之 處在於：在圖12的電路中，將N1節點預充電至VDC之電晶 體Q3係以NMOS構成，而圖14的電路係以PMOS構成，係 使用反相信號/DRST。 在圖1 2的電路中，預充電N 1節點至VDC時，當 VDC + Vt>Vaa時，必須使DRST的信號上升即昇壓至Vaa以 上，然而藉由PMOS化，若VDC<Vaa或將/DRST設為Vss， 則可預充電至VDC，故可將/DRST的振幅抑制於Vaa，具有 不需昇壓電路之優點。 圖16為本發明第6實施例之電路圖，圖17為該動作之時 序圖。 圖16所示之電路與圖12大致具有相同之電路構成，然而 相異之處在於：在各個位元線對的兩條位元線上設置虛擬 22- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 556216 A7

胞屯路。即/BL4參照位元線時，使DWL1、DRST1、DPL1 動作，BL為參照位元線時，亦可使dwlq、d⑴ 動作。 如上所述’根據本發明，在預備時或動作時，由於適當 地控制提供給虛擬胞的常介電體電容器的端子之電位，不 致因偏差分布、變形等而需使用動作界限減少之強介電體 電容器，以實現強介電體，料，板電位不需複雜的上下 移動’可以小的虛擬電容器面積實現強介電體記憶體，故 可進行高速動作。 符號說明 MCI 記憶胞 /BL，BBL 位元線 PLO， PL1 板電極 m3 字元線、副字元線 BSO，BS3 塊選擇線 DPL，DPL0，1 虛擬板線 DRST0，1 虛擬胞重設 DWLO，DWL1 虛擬字元線 SA 感應放大電路 PHT 0 t控制（S A與陣列之連接信號） -23· $^尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

1. 556216 A8 B8 C8 _ D8 六、申請專利範圍 ^ ^ " 1 · 一種半導體記憶裝置，其係具備： 複數記憶胞區塊，係至少由複數個記憶胞串聯連接而 成，該^憶胞之構造包含··胞電晶體；及強介電體電容 器，其係並聯連接在上述胞電晶體的源極、汲極端子間 者； 複數子元線’係連接於上述胞電晶體； 複數位元線對，係與上述記憶胞區塊連接； 複數放大電路，係與上述位元線對連接並放大上述位 元線對的信號差；以及 虛擬胞電路，其係在上述位元線對中產生無法讀取記 憶胞的資料之參照位元線電位者； 其特徵在於： 上述虛擬胞電路至少具有1個常介電體電容器； 預備時上述常介電體電容器的第丨端子預充電至比接 地電位鬲.的第1電位，上述常介電體電容器的第2端子預 充电至接地電位； 動作時，上述第1端子與上述參照位元線連接，上述 第2端子由接地電位提升為比接地電位還高之第2電位。 2 .如申請專利範圍第1項之半導體記憶裝置，其中上述第i 崎子係經由第1電晶體連接於位元線對的丨條位元線，經 由第2電晶體連接於上述位元線對的另丨條位元線，且經 由第3電晶體連接於第1電位。 3·如申請專利範圍第2項之半導體記憶裝置，其中上述第3 電晶體係進行與上述第丨及第2電晶體之動作相反。 -24- 556216 A8 B8 C8 D8 六、申請專利範圍 4 ·如申請專利範圍第1項之半導體記憶裝置，其中上述第i 端子經由第1電晶體連接於位元線對的1條位元線，經由 第3電晶體連接於第1電位。 5 ·如申請專利範圍第4項之半導體記憶裝置，其中上述第3 電晶體與上述第1電晶體之動作相反。 6 ·如申請專利範圍第1項之半導體記憶裝置，其中第1電位 與第2電位相等。 7 ·如申請專利範圍第1項之半導體記憶裝置，其中上述第！

   裝 端子在連接於上述參照位元線之後，上述第2端子由接 地電位提升至比接地電位高之第2電位。 8· 一種半導體記憶裝置，其特徵在於具備有： 訂 複數兄憶胞區塊，係至少由複數個記憶胞串聯連接而 成；該記憶胞之構造包含··胞電晶體；及強介電體電容 器’其係並聯連接在上述胞電晶體的源極、汲極端子間 者，複數字元線，係連接於上述胞電晶體； 複數位元線對，係與上述記憶胞區塊連接； 線

   複數放大電路，係與上述位元線對連接並放大上述位 元線對的信號差；以及 虛擬胞電路，係包含：第1虛擬胞部分，具有產生上 述位元線對中的第丨位元線之第1電位之第1常介電體電 容器，第2虛擬胞部分，具有產生上述位元線對中的第2 位元線之第2電位之第2常介電體電容器； 上述常介電體電容器的第1端子係經由上述第丨電晶體 連接於上述第1位元線，經由第2電晶體連接於第丨虛擬 -25-

   556216 A8 B8 C8 _____ D8 六、申請專利範圍 胞的電源電位，上述第2常介電體電容器的第丨端子係經 由第3電晶體連接於第2位元線，上述第2常介電體電容 器的第2端子係連接於第2虛擬板線。 9·如申請專利範圍第8項之半導體記憶裝置，其中上述第i 位元線為參照位元線時，可控制上述第丨及第2電晶體， 上述第2位元線為參照位元線時，可控制上述第3及第4 電晶體。 10·如申請專利範圍第9項之半導體記憶裝置，其中在預備 時，第1及第2常介電體電容器中任一方之第丨端子預充 電至比接地電位高的第1電位，所選擇的上述常介電體 電容器的第2端子預充電至接地電位； 動作時，所選擇的上述常介電體電容器的第丨端子與 上述參照位元線連接，且上述第2端子由接地電位上升 至高於接地電位之第2電位。 1 1 · 一種半導體記憶裝置，係具備有： 複數記憶胞’係由胞電晶體及強介電體電容器的_聯 連接所構成； 複數字元線，係與上述胞電晶體連接； 複數位元線對’係與上述記憶胞區塊連接的； 複數放大電路，係與上述位元線對連接並放大上述位 元線對的信號差；以及 虛擬胞電路，係在上述位元線對中具有產生無法讀取 記憶胞的資料之參照位元線電位者； 其特徵在於， -26- 本紙張尺度通用中a國家標準(CNS) A4規格(210 X 297公釐〉 556216

   上述虛擬胞電路至少具有丨個常介電體電容器； 預備時，上述常介電體電容器的第W子預充電至比 接地電位高的第丨電位，上述常介電體電容 私 預充電至接第電位； ，作時’上述約端子與上述參照位元線連接，上述 第2端子由接地電位上升至比接地電位高之第$電位。 12·如申請專利範圍第η項之半等體記憶裝置，其电中上述第 1端子係經由第1電晶體連接於與位元線對的丨條位^線 ,經由第3電晶體連接於第3電晶體與第丨電位。 1 3 ·如申請專利範圍第丨2項之半導體記憶裝置，其中上述第 3電晶體係進行與上述第丨電晶體反相之動作者。i 1 4 ·如申請專利範圍第1 1項之半導體記憶裝置，其中上述第 1端子係經由第1電晶體連接於位元線對的丨條位元線， 經由第2電晶體連接於上述位元線對的另丨條位元線，經 由第3電晶體連接於第1電位。 1 5 ·如申請專利範圍第1 1項之半導體記憶裝置，其中上述第 3電晶體係進行與上述第丨及第2電晶體反相之動作者。 1 6 ·如申請專利範圍第丨丨項之半導體記憶裝置，其中第^電 位與第2電位相等。 1 7 ,如申請專利範圍第8項之半導體記憶裝置，其中上述第工 端子與上述參照位元線連接，上述第2端子由接地電位 上升至比接地電位高之第2電位。 1 8 · —種半導體記憶裝置，係具備有·· 複數記憶胞，其係分別包括胞電晶體及強介電體電容 •27· ΐ紙張尺度通财s s雜準(CNS)鐵格(21Qx挪公董) 556216 A8 B8 C8 D8 六、申請專利範圍 器之並聯連接； 複數字元線，係連接於上述胞電晶體； 冗憶胞陣列’係由連接於上述胞電晶體的複數位元線 對所構成； 複數放大電路，係與上述位元線對連接，並放大上述 位元線對的信號差；以及 虚擬胞電路，在上述位元線對中具有產生無法讀取記 憶胞的資料之參照位元線電位者； 其特徵在於， 上述虛擬胞電路至少具有一個常介電體電容器； 預備時’上述常介電體電容器的第1端子預充電至比 接地電位南的第1電位，上述常介電體電容器的第2端子 預充電至接地電位； 動作時，上述第1端子與上述參照位元線連接，上述 第2端子由接地電位上升至比接地電位高之第2電位。 19·如申請專利範圍第18項之半導體記憶裝置，其中上述第 1 “子係經由第1電晶體連接於位元線對的1條位元線， 經由第2電晶體連接於上述位元線對的另1條位元線，經 由第3電晶體連接於第1電位。 20·如申請專利範圍第19項之半導體記憶裝置，其中上述第 3電晶體係進行與上述第1及第2電晶體反相之動作者。 2 1 .如申請專利範圍第1 8項之半導體記憶裝置，其中上述第 1端子’藉由弟1電晶體與位元線對的1條位元線連接， 藉由第3電晶體與第1電位連接。 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   裝 訂

   556216 A8 B8 C8 _____D8 六、申請專利範圍 2 2 ·如申請專利範圍第2 1項之半導體記憶裝置，其中上述第 3電晶體係進行與上述第1電晶體之反相動作者。 23·如申請專利範圍第18項之半導體記憶裝置，其中第夏電 位與第2電位相等。 24·如申請專利範圍第18項之半導體記憶裝置，其中上述第 1端子與上述參照位元線連接，上述第2端子由接地電位 上升至比接地電位高之第2電位。 25· —種半導體記憶裝置，其特徵在於具備有： 複數記憶胞，分別包括胞電晶體與強介電體電容器之 串聯連接； [ 複數字元線，係與上述胞電晶體連接； 1己憶胞陣列，係由連接於上述胞電晶體的複數位元線 對所構成； π 複數放大電路，係與上述位元線對連接並放大上述位 元線對的信號差；以及 虛擬胞電路，係包含：第1虛擬胞部分，具有產生上 述位7C線對中的第丨位元線之第丨電位之第丨常介電體電 容器；第2虛擬胞部分，具有產生上述位元線對中的第2 位元線之第2電位之第2常介電體電容器； 上述常介電體電容器的第！端子係經由上述第i電晶體 連接於上述第1位元線，經由第2電晶體連接於約虛擬 胞的電源電位，上述第2常介電體電容器的第！端子係經 由第^電晶體連接於第2位元線，上述第2常介電禮電容 器的第2端子係連接於第2虛擬板線。 •29·

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   2 6 .如申請專利範圍第2 6項之半導體記憶裝置，其中上述第 1位元線為參照位元線時，可控制上述第i及第2電晶體 上述第2位元線為參照位元線時，可控制上述第3及第 4電晶體。 2 7 ·如申請專利範圍第2 6項之半導體記憶裝置，其中預備時 ，第1及第2常介電體電容器中任一個之一邊的第1端子 預充電至比接地電位高的第1電位，所選擇的上述常介 电體電谷器的第2端子預充電至接地電位； k 動作時，所選擇的上述常介電體電容器的第丨端子與上 述參照位元線連接’上述第2端子由接地電位上升至比 接地電位高之第2電位。 1 訂 線

   -30-本紙張尺度適用中國8家標準(CNS) A4規格(210 X 297公釐)