TW554323B - Liquid crystal display device and data latching circuit - Google Patents

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Tetsuo Morita
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Description

554323 (Ο 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 相關技藝交互春者 依據35USC§119，本專利申請優先權優於2000年5月29 曰提案之日本專利申請案號2000-158365及2000年12月2〇 曰提案之日本專利申請案號2000-387063，其整份内容以 引用方式併入本文中。 發明背景 發明範圍 本發明係有關在陣列基板内將自外部供應之數位色調 資料轉換成類比色調電壓，來驅動信號線的液晶顯示裝 置，尤其是有關在陣列基板内形成信號線驅動電路的技 相關苜素； 虫2 =態矩陣型液晶顯示裝置的構造，係㈣列基板 與又向基板《間夾住液晶層來封 成矩陣狀的數個# I , 干夕〗暴板具有·排列 的數條掃描、綠 “象“極’成列配置 奢这二像素电極，成；f千締麥 線、及配置在传味姑b 丁配置的數條信號 像素TFT以掃护括 站附近的像素TFT。 和撝線的電壓執行開啟盥 將對應之信號續AA ，、關閉，於開啟時， 隨最近微細Λ 本京电極。 - 、，加工技術的進步，在技 板上形成驅動播扮姑 文财上，亦可在陣列基 . 榣，.泉的掃描線驅動雷致Β 、 信號線驅動電路。 路及驅動信號線的 (2)554323
圖1為依據自外部供應之數位色調資料 前數位式液晶顯示裝置的概略構i、矸驅動信號線之先 沾、、 再绝万塊圖。 圖1的硬晶顯示裝置具有：排列有信 列基板、驅動掃描線的掃描線驅動電路、及知描線的陣 信號線驅動電路。 及驅動信號線的 掃描線驅動電路具有依據自陣列美 直同步信號，使垂直掃描脈衝移位的^垂 < 外部供應的垂 信號線驅動電路，如圖i所示，具有直移位暫存器。 數位視訊匯流排線L、抽樣閂鎖電路5、平移位暫存器4、 D/A轉換器7。 、裁入閂鎖電路6及 數位视訊匯流排線L上供應有數位色調次 調資料藉由水平移位暫存器4之具枓。該數位色 閂鎖電路5内。 < 鎖存在抽樣 刀i數位色調資料完 成鎖存的時間，稱之為一個線期間。 載入閃鎖電路6以相同的時間鎖存各抽樣問鎖電路 各個不同時間所鎖存的資料。載入問鎖電路6的鎖存㈣ 疋成後，各個抽樣問鎖電路5依序執行下一條水平線 存操作。 ^ 抽樣問鎖電路5執行鎖存操作中，其之前的水平線，d/a 轉換器7將數位色調電壓轉換成類比色調電壓。該類比 調電壓供應至對應的信號線上。藉由反覆執行上：：:乍， 圖像被顯示在陣列基板内的整個像素顯示區域上。 圖 所示之數位色調方式的液晶顯示裝置， 因其抽樣閂 -6 - 554323
(3) 鎖電路5、載入閂鎖電路6及D/A轉換器7所佔的面積極 大，因此整個液晶顯示裝置不易小型化。 尤其是最近液晶顯示裝置的顯示解像度逐漸提高，若採 用圖1的構造，隨著顯示解像度的提高，亦需增加抽樣閃 鎖電路5、載入閂鎖電路6及D/A轉換器7的數量，造成無 法顯著提高顯示解像度的問題。 圖2顯示抽樣閂鎖電路5之具體電路構造圖。圖上CM〇S 反向器81的輸入(以下稱之為郎點A)連接於cmos反向 器82的輸出端，CMOS反向器81的輸出端（以下稱之為節點 B)則連接於CMOS反向器82的輸入端。這兩個反向器經由 N Μ 0 S電晶體8 3連接於負電源V s s上，經由ρ μ 〇 s電晶體8斗 連接於正電源VDD上。這兩個反向器連接成迴路狀，形成 記憶數位信號的記憶電路8 0。 數位色調資料經由NMOS電晶體85連接於節點a，數位 色調資料反相信號之/數位色調資料則經由NM〇s電晶體 8 6連接於節點B。 移位暫存器1 1之計時信號被輸入至pM〇s電晶體84與 NMOS電晶體85，86的閘極，計時信號的反相信號被輪人 至NMOS電晶體83閘極。 此外，節點A上連接有CM0S反向器87,節點3上連接有 CMOS反向器88，CM0S反向器87的輪出被輪入至 鎖電路0。 一 其次，參照圖3的計時圖來說明圖2之抽樣問鎖電路$的 電路操作。 554323
(4) 於時間t1 ’移位暫存器1 1之計時信號處於高電位時， NMOS電晶體83與PM〇s電晶體84關閉，NMOS電晶體85與 NMO S電晶體8 6開啟，數位色調資料及其反相資料分別被 輸入節點A及節點b。 其’入’於時間t2，移位暫存器1 1之計時信號處於低電位 時’ NMOS電晶體85與NMOS電晶體86關閉，NMOS電晶體 83與PMOS電晶體84開啟，數位色調資料的輸入被阻斷， 同時電源電壓被供應至記憶電路80上。記憶電路80上的節 點A與即點B比較數位色調資料及其反相資料的電壓，並 分別將高電位（vHigh)轉換成Vdd，將低電位（U轉換成 反向态87 ’ 88分別被插入’使節點八的寄生電容與抑 B的寄生電容相同。亦即，如圖4所示，在載入閃鎖：黑 上僅供應節點A端的信號時，節點A的寄生· *與咆路 的寄生電容間產生差異’於時間t2電位轉換二資：點 可能引起記憶電路80錯誤操作。因此將最單純之C蚪時 路構件的反向器分別連接於節點A及節 Μ 〇 S Ί 的寄生電容值概略相同。 ·、’、A，
連接在節點A上之反向器87的輸出，於 ,, 、時間13〜14、 被鎖存在載入閂鎖電路内。 之 採用如圖2之電路構造時，可以將供應 ,,^ $抽樣閂鍤&
上 < 數位色調資料的電壓電位設定在〇、 电吟S J V的/[氏電厭、 即，可以低電壓驅動數位視訊匯流排 枣。亦 丄2，促使γ 化，同時可不經電位移位電路，直接 低耗雙 外部的計眸Ί 時14 554323
(5) 入數位資料，因此可以簡化系統構造。 但是，採用圖2及圖3所示之數位色調方式的液晶顯示裝 置時，移位暫存器1 1之計時信號變成高電位（時間tl〜t2)， 將數位色調資料輸入記憶體内時，因反向器8 7及反向器8 8 輸入有0V與3V(或3V與0V)，導致構成反向器87，88的 NMOS及PMOS電晶體全部處於開啟狀態。以致貫通電流 自電源電壓端子VDD流至接地端子Vss，造成抽樣閂鎖電 路5耗電大的問題。 發明概述 · 有鑑於上述的問題，本發明之目的在提供一種可以簡化 信號線驅動電路構造的液晶顯示裝置。 此外，本發明之其他目的，在提供一種不使貫通電流流 動，以減少耗電的資料問鎖電路及液晶顯7F裝置。 為求達到上述目的，液晶顯示裝置具備： 像素陣列部，其具有縱橫排列的信號線及掃描線、及形 成在上述信號線及掃描線各交叉點附近的像素電晶體； 數條第一閂鎖電路，其係分別於不同的時間鎖存由數個 · 位元所構成之數位色調資料； 數條第二閂鎖電路，其係分別對應於上述數條第一閂鎖 電路來設置，在相同的時間鎖存分別被上述數條第一閂鎖 電路鎖存的鎖存資料； - 數個D/A轉換器，其係分別對應於上述數條第二閂鎖電 路來設置，將分別被上述數條第二閂鎖電路鎖存的鎖存資 料轉換成類比色調電壓；及
554323 信號線選擇電路，其係在各信號線上切換是否供應上述 類比色調電壓，每數條上述像素陣列部内之上述信號線被 區分成數次來驅動。 採用本發明時，因係將每數條信號線區分成數次來驅 動，所以可以減少第一閂鎖電路、第二閂鎖電路及D/A轉 換器的數量，可以簡化信號線驅動電路的構造。因此，容 易將信號線驅動電路形成在與信號線、掃描線及像素電晶 體等相同的絕緣基板上。 此外，因在絕緣基板上將自外部輸入的信號電位轉換， 所以不需要在絕緣基板的外側實施電位轉換。此外，因可 在絕緣基板上的電晶體内將各信號的電壓電位設定成最 適切電位，所以可以促使信號線驅動電路2的操作穩定性。 再者，因僅以兩種自外部所供應的電壓生成類比色調電 壓，所以不需要自外部供應多種電壓，可以簡化液晶顯示 裝置的整體構造。 此外，本發明之資料閂鎖電路具備： 記憶電路，其係具有第一及第二反向器，其中一個輸出 端連接於另一個輸入端，另一個輸出端連接於一個輸入 端，來記憶屬於鎖存對象的數位資料； 第一及第二開關元件，其係切換控制是否供應電源電壓 至上述第一及第二反向器； - 第三開關元件，其係切換控制是否將上述數位資料輸入 上述記憶電路；及 讀出輸出電路，其係讀出被記憶在上述記憶電路内的數 3 ⑺ 位資料， 且上述第一及第二開關元件於週期性抽樣期間以外的 期間開啟，將電源電壓供應至上述第一及第二反向器， 上述第三開關元件在上述抽樣期間内開啟，將數位資料 輸入上述記憶電路， 上述輸出電路具有防止貫通電流功能’防止貫通電流於 上述抽樣期間内自上述輸出電路的電源端子流向接地端 子。
此外，採用本發明時，因資料閂鎖電路的輸出電路上具 有防止貫通電流的功能，所以可以減少抽樣期間内的耗 電。因此，將本發明應用在液晶顯示裝置上時，可以構成 低耗電型的液晶顯不裝置。 圖式之簡要說明 圖1為顯示先前之液晶顯示裝置概略構造的方塊圖。 圖2為顯示抽樣閂鎖電路之具體電路構造圖。 圖3為圖2電路的操作計時圖。
圖4為僅將節點A端之信號供應至載入閂鎖電路的抽樣 閂鎖電路的電路圖。 圖5為本發明之液晶顯示裝置第一種實施形態的方塊 圖。 圖6 A為V倒置驅動的說明圖，圖6 B為Η V倒置驅動的說 明圖。 圖7為顯示圖5之D/Α轉換電路7的詳細構造電路圖。 圖8圖5之液晶顯示裝置的計時圖。 -11 - 554323
(8) 圖9為本發明之液晶顯示裝置第二種實施形態的方塊 圖。 圖1 0為顯示保護二極體之詳細構造的電路圖。 圖1 1為顯示電位轉換電路之詳細構造的電路圖。 圖1 2為顯示水平移位暫存器、抽樣閂鎖電路及載入閂鎖 電路之連接關係的電路圖。 圖1 3為顯示色調選擇部之詳細構造的電路圖。 圖1 4為顯不電位轉換;電路之洋細構造的電路圖。
圖1 5為顯示電阻分壓電路及信號線選擇部之詳細構造 的電路圖。 圖1 6為顯示電位轉換電路之詳細構造的電路圖。 圖1 7為顯示抽樣閂鎖電路5之具體電路構造的電路圖。 圖1 8為圖1 7之電路的操作計時圖。 圖1 9為設置時脈反向器以取代N 0 R電路之抽樣閂鎖電 路的電路圖。
圖20為設置NAND電路以取代NOR電路之抽樣閂鎖電 路的電路圖。 圖2 1為顯示以載入信號進行NOR電路内之電晶體開啟 與關閉的電路圖。 較佳之具體實施例描述 以下，參照圖式具體說明本發明之液晶顯示裝置。以下 說明在形成有像素TFT的陣列基板上一體形成驅動電路 的範例。 (第一種實施形態） -12- (9) (9)554323
圖5為本發明之液晶顯示裝置第一種實施形態的方塊 k 圖。圖5足液阳顯不裝置的特徵為，每6條信號線設置門鎖 電路與D/A轉換器’藉由共用這些電路，以減少信號線驅 動電路内的閂鎖電路與D/A轉換器。 通常’對液晶層經常在同一方向外加電壓時，液晶的排 列固定’液晶的移動緩慢，顯示變暗。因此，提出一種液 晶顯不裝置’纟採用如圖6 A所示的每一垂直線切換外加 在液Θ曰層上之％壓極性的V線倒置驅動，及如圖6 b所示的 以一個像素早位切換的Ην倒置驅動等交流驅動方式。以 春 下說明進行V線倒置驅動時的範例。 圖5之硬晶顯示裝置具備：排列有信號線及掃插線的像 素陣列"卩1、驅動各信號線的信號線驅動電路2及驅動各掃 描線的掃描線驅動電路3。 本只犯形怨中以像素陣列部i具有143 χ 176像素的顯示 解像度為例做說明。因各像素設有RGB的3條信號線，所 以信號線的總數為144X3= 43 2條。 像素陣列邛1上汉有4號線及掃描線，信號線及掃描線 _ 的各交叉點附近形成有薄膜電晶體(丁— 丁削〜⑽ 丁FT) 100。TFT 100的閘極端子連接於掃描線 loo的汲極端子連接於信號線sl〜Sm，丁ft ι〇〇的源椏端子 ， 連接有像素電極1 〇 1。 . 信號線驅動電路2具有：水平移位暫存器4、將數位视訊 匯流排線L之數位色調資料分別以不同的時間鎖存之數 條抽樣閃鎖電路（S-Latch，第一閃鎖電路）5、將被各抽樣 -13 - 554323
問鎖電路5鎖存之資料以相同的時間鎖存之數條載入閂鎖 電路（L-Latch ’第二閂鎖電路）6、將被各載入閂鎖電路6 鎖存之資料轉換成類比色調電壓的數個D/a轉換器7、及 將類比色調電壓供應至對應之信號線的信號線選擇電路 本貫施形悲係以4位元的數位色調資料為例做說明，不 過數位色調資料的位元數並無特別限制。 信號線選擇電路8具有分別對應於d/A轉換器7的6個類 比類比開關ASW1〜AS W6。這些類比開關ASW1〜ASW6分 φ 別連接於各條信號線。各類比開關AS W1〜AS W6依據信號 線選擇信號SW1〜SW6，僅開啟任何一個。類比開關 AS W1〜AS W6開啟時，D/A轉換器7之類比色調電壓被供應 至對應的信號線上。 圖7為顯示圖5之D/A轉換器7的詳細構成電路圖。如圖 所示，D/A轉換器7具有：數個4輸入NAND閘G1〜G16、以 各N AND閘之輸出控制開啟與關閉的開關s W 1〜S W 1 6、及 緩衝載入閂鎖電路6之輸出的反向器IV 1〜IV4。開關 鲁 SW1〜SW16因應對應之NAND閘的輸出邏輯開啟與關閉。 開關S W 1〜S W 1 6的一端分別外加不同的電壓，開關開啟 時’一端的類比色調電壓被供應至另一端的信號線選擇電 路8上。 — NAND閘G1〜G 16依據4位元的數位色調資料及以反向器 IV 1〜IV4倒置該資料後的資料進行邏輯演算。因而，僅任 何一個NAND閘因應數位色調資料輸出低電位，對應的開 -14- 00554323
關隨即開啟。 圖8為圖5之治Ei _ ^ 示裝置的計時圖，顯示數位禎訊> 排線L上的數位色調 見訊匸泥 料、自水平移位暫存器4於 位脈衝、被抽樣閃 予斋4輸出（移 電路6的禮〜 鎖存的資料、輸入至載入問鎖 %各6的鎖存脈衝作狀 ,n號線選擇信號SW1〜SW6、自d/a 轉換為 7輸出之類比色 、 巴’私壓及1條水平線期間的時間。 以下參照圖8的計時圖說明圖5之液晶顯示裝置的操 作水平移位暫存器4在輸人有啟動脈衝時開始執行移位
操作’水平移位暫存器4的各輸出端+，依序輸出依序將 該啟動脈衝移位的移位脈衝。 抽樣問鎖電路5於移位脈衝自水平移位暫存器*對應之 輸出端子輸出時，鎖存數位視訊匯流排線L上的數位色調 資料。 數位視訊匯流排線L上依序供應有對應於每6條之信號 線的數位色調資料。具體而言，數位色調資料係按照以下 (1)〜（6)的順序被供應至數位视訊匯流排線L上。 (1) 首先，對應於信號線S1〜S7— S13—…—S427之數位 色調資料被供應至數位視訊匯流排線L上（圖8的時間11)。 (2) 其次，對應於信號線S3 — S9— S15—…—S429之數位 色調資料被供應至視訊匯流排線上（時間t3) ° (3) 其次，對應於信號線S5— Sll— S17—…—S431之數 位色調資料被供應至視訊匯流排線上（時間t5) ° (4) 其次，對應於信號線S2〜S8-> S14—…—S428之數位 色調資料被供應至視訊匯流排線上（時間t7) ° -15- (12) (12)乃4323 ()/、/入對應於信號線S4— S10— S16— .·· _ S43〇之數 色調資料被供應至視訊匯流排線上(時間t9)。 ()/、二，對應於信號線S6—S12—S18— 之數 位色彡周資料被供岸至 w主視成匯流排線上（時間11 1 )。 在·執行（1)〜（6)為+ i _ 為止處垤的時間，1條水平線部分的, 成，在時間U3以後，執行次列的顯示。因而，第二 種貫施形態係將信號線每6條區分成6次來驅動。 抽樣閃鎖電路5配合數位視訊匯流排線l上之 資料的週期執行鎖存操作 # p从样pq ^ " 乍。精此，抽樣閂鎖電路5首先鎖 存對應於信號線S 1，S 7，S Μ C /1 0 7 ΛΛ S13，…S427的數位色調資料（時 間tl〜t2)，其次鎖存對應於信號線s3，s9 , Si5，…以29 的數位色調資料（時間t3〜t4),其次鎖存對應於信號線 S5 ’ Sll ’ S17，…S431的數位色調資料（時間，其 次鎖存對應於信號線S2，S8 , S14 ,〜S428的數位色調資 料（時間t7〜t8)，其次鎖存對應於信號線§4, si〇, §ι6，… S430的數位色調資料(時間t9〜u〇)，其次鎖存對應於信號 線S6 ，S12, S18,…S432的數位色調資料（時間tn〜u2)。 載入閂鎖電路6在全部的抽樣閂鎖電路5執行丨次部分的 鎖存時，同時鎖存全部之抽樣閂鎖電路5的輸出（時間t2， t4，t6，t8，tlO，tl2)° 因 卜，恭入 ρε| 处 u此，载入問鎖電路6於顯示1條 水平線期間，進行6次鎖存操作。 一 此外，於載入問鎖電路6鎖存資料時，抽樣問鎖電路5 即鎖存下一個數位色調資料（對應於鄰接之信號線的數位 色調資料）^ -16- 554323
(13) 被載入閂鎖電路6鎖存的數位色調資料以d / a轉換器7 轉換成類比色調電壓。D/A轉換器7於1條水平線期間的前 半邵及後半部供應有彼此極性相反的電壓。例如，圖8顯 示η幀之1條水平線期間之前半部供應有正極性電壓，後半 邵則供應有負極性電壓的範例。此時，次幀之1條水平線 期間的前半部則供應有負極性電壓，後半部供應有正極性 電壓。 被D/A轉換器7輸出之類比色調電壓供應至信號線選擇 電路8所選擇的信號線。信號線選擇電路8因應信號線選擇 鲁 信號S W 1〜S W6的邏輯進行信號線選擇。 信號線選擇信號S W 1〜S W 6按照S W 1 — S W 3 S W 5 — S W2-> S W4— SW6順序成高電位。因此係按照信號線s 1 , S7，…S427— S3，S9，…S429— S5, S11,…S431— S2, S8，…S428— S4，S10，…S430— S6，S12，…S43 2 的順 序被選擇。 因而，本實施形態的信號線驅動電路2在1條水平線期間 的前半邵驅動奇數項的信號線，在後半部驅動偶數項的信 鲁 號線。如上所述’因在1條水平線期間的前半部與後半部， 被D/A轉換器7輸出之類比色調電壓的極性彼此相反，所 以彼此相鄰之各信號線被供應彼此極性相反的電壓，執行 如圖6 Α所示的V倒置驅動。 — · V倒置驅動時’如圖6 A所示，因各幀中普遍的切換各信 號線的電壓極性，所以，藉由在各幀中將D/A轉換器7所 供應之電壓的極性倒置，可以在各幀中切換各信號線的電 -17- 554323
(14) 壓極性。每1秒鐘的幀數，如配合一般的CRT設定為60。 因而，本實施形態因採每6條來驅動信號線，所以只須 設置信號線總數之1 /6的抽樣閂鎖電路5、載入閂鎖電路6 及D/A轉換器7即可，與過去相比，可以縮小信號線驅動 電路2的安裝面積。因此，容易在同一塊基板上形成像素 陣列部1及信號線驅動電路2。
此外，因係在1條水平線期間的前半部驅動奇數項的信 號線之後，在後半部驅動偶數項的信號線，所以只須在1 條水平線期間的前半部與後半部切換類比色調電壓的極 性，即可達成V倒置驅動。亦即，因切換電壓極性次數變 少，因而電壓控制容易，不易受雜訊的影響。 再者，如圖1所示，先前需要採用正極性用的色調電源 配線及負極性用的色調電源配線（兩者合計3 2條），但是本 實施形態可將其數量減半，縮小配線區域。
此外，先前之數位色調資料的位元數若為η時，包含極 性判定信號需要（η+ 1)條的數位視訊匯流排線L可以減少 至η條。 此外，先前之抽樣閂鎖電路5、載入閂鎖電路6及D/Α轉 換器7均需要處理包含極性判定信號之（n+ 1)位元的數位 資料，而本實施形態之各電路則只須要處理η位元的數位 資料即可。因而可以分別減少1位元部分之抽樣閂鎖電路 5、載入閂鎖電路6及D/Α轉換器7的安裝面積。 (第二種實施形態） 第二種實施形態為第一種實施形態的具體實施例，顯示 -18- 554323
具有16色調之QCIF規格（ 1 44 X 1 76像素）之顯示解像度之 液晶顯示裝置的構成範例。 圖9為本發明之液晶顯示裝置第二種實施形態的方塊 圖’顯示k號線驅動電路2的構造。第二種實施形態之信 號線驅動電路2具備：水平移位暫存器4、各電位轉換電路 之抽樣閂鎖電路5 a、載入閂鎖電路6、色調選擇部丨丨及信 號線選擇部1 2。 水平移位暫存器4與外部輸入端子XSTU，/XSTU， X C K U，/ X C K U之間連接有保護二極體1 3及電位轉換電路 鲁 (L/S，第一電位轉換電路）14。該電位轉換電路“將輸入 至外部輸入端子XSTU，XCKU的各信號予以電位轉換， 生成啟動脈衝信號xst與點計時信號xclk，將這些信號供 應至水平移位暫存器4。 保護二極體1 3，如圖1 〇所示，由串聯於電源端子與接地 知子之間的PMOS電晶體Ql，Q2與NMOS電晶體Q3 , Q4所 構成。另外，該保護二極體1 3並非必要的構成。 電位轉換電路14可由圖11所示的電路構成。圖式之電位 籲 轉換電路將具有0〜2.5V之電壓振幅的輸入信號IN，/IN轉 換成具有〇〜ίοv之電壓振幅的輸出信號out，/〇υτ。 圖11之電位轉換電路14由PMOS電晶體（55〜(^9與^4]^(^ . 電晶體Q10〜Q14所構成，NMOS電晶體Qi丨，q14構成差動 ' 放大器，NMOS電晶體Q12，Q13構成差動放大器。這些差 動放大器因應輸入信號IN，/IN的邏輯輸出電壓。具體而 言’係自NMOS電晶體Q13，Q14的汲極端子輸出有〇〜1〇v -19 - (16) (16)554323 之電壓振幅的信號。 水平移位智；^哭4 4 _ 口 1"圖1 2所示的詳細電路圖，由時脈反 向焱與反向器組合構成。 抽樣閃鎖電路5a自外 ,a ^ 4供應有4位兀的數位色調資料。 抽樣問鎖電路5 a内却目士 & σ /、有數個閂鎖電路（圖1 2中的各區塊 5a) ’各問鎖電路依據 目水干移位暫存器4輸出的移位脈 衝，鎖存數位多詷资姐 。數位色碉資料以設置在面板外側 由數位色凋信號供應電路1 5生成。 載門鎖私路ό依據載入信號, /l〇ad ,同時間鎖 存抽樣門鎖電路5 a内之全部閂鎖電路的鎖存輸出。 載入信號LOAD，/LOAD信號依據水平移位暫存器*之最 後段的暫存器輸出而生成。具體而言，載入信號， /LOAD為在反向器鍊電路Μ上將水平移位暫在 亍為4之最後 段的暫存器輸出分成數個者。分成數個的理由 、一 叫疋為求減少 載入信號LOAD，/LOAD的扇出。反向器鍊電致】γ 路1 6的輪出 端上連接有保護二極體1 7。 因而’藉由使用水平移位暫存器4的輸出生成# 心戰入信號 LOAD，/load，不需要自外部供應載入信號Γ 以減少 輸入信號。 色調選擇部1 1如圖1 3的詳細電路圖所示，且古知 〃，解碼電路 2 1、連接於解碼電路2 1之輸出端子的數個電位絲^ (電位移位器，第二電位轉換電路）22、及因應 泰 合电乜轉換 電路22的輸出，控制其開啟或關閉的數個類比 ^開關（選擇 電路）23。 -20- 554323
色調選擇部1 1上設有數條圖丨3的電路。具體而言，係在 載入閂鎖電路6内的各條閂鎖電路上設有圖丨3的電路。 私位轉換電路22可由圖14的電路所構成。圖14的電路具 有：事聯在10V與（-5)V之間的PM〇S電晶體Q21與NMOS電 晶體Q22、以及同樣串聯在丨〇v與之間的PMOS電晶 體Q23與NMOS電晶體Q24。〇〜ίον的輸入電壓以該電位轉 換電路22被轉換成（-5)〜10V的電壓。 類比開關2 3之一端上供應有類比色調電壓。該類比色調 電壓以圖15所示之電阻分壓電路24所生成。自電阻分壓電 · 路24所輸出的類比色調電壓v 1〜V 1 6經由類比緩衝器（電 泥放大電路）2 5及保護二極體3 0被供應至對應之類比開關 的一端。類比開關2 3的另一端上連接有對應之信號線。 電阻分壓電路24上，自外部供應有兩種參考電塵 Vrefl ，Vref2，藉由以電阻將這些參考電壓予以分壓， 而生成類比色調電壓。 因而，藉由在電阻分壓電路2 4與類比開關2 3之間設置類 比緩衝器25,不需自電阻分壓電路24至類比開關23流入許 馨 多電流，可以減少電阻分壓電路2 4的耗電。具體而言，可 以使電阻分壓電路2 4内之電阻元件的電阻值極大。 . 圖1 3所示之1 6個類比開關2 3中，僅任何一個開啟，選擇 _ 有因應數位色調資料的類比色調電壓。 一 信號線選擇部1 2如圖1 5的詳細電路圖所示，具有數個類 比開關2 5。具體而言，對應於色調選擇部1 1内之1 6個類比 開關2 3，設有6個類比開關2 5。這6個類比開關2 5的一端與 -21 - 554323
(18) 色調選擇部1 1内之1 6個類比開關2 3的各一端彼此連接。此 外，這6個類比開關2 5的另一端連接於分別對應的信號 線。這6個類比開關25因應信號線選擇信號SW1〜SW6的邏 輯控制其開啟或關閉。 自設置在面板外部之選擇信號供應電路26所供應之信 號線選擇信號S W 1〜S W 6經由保護二極體2 7，以電位轉換 電路2 8予以電壓電位轉換後，供應至類比開關2 5的控制端 子。 電位轉換電路28可以圖16之電路構成。該電路上，具有 〇〜2.5V之電壓振幅的信號線選擇信號轉換成具有 (-5)〜10V之電壓振幅的信號。圖16上虛線顯示的電位轉換 部3 1與圖1 1的電路相同，該電路的構成係在後段增設電位 轉換部32 ，其包含PMOS電晶體Q25 , Q28與NMOS電晶 體Q26’ Q27，Q29，q30。電位轉換部32將具有電位轉換 邛3 1輸出足0〜l〇v之電壓振幅的信號轉換成具有 (-5)〜10V之電壓振幅的信號。 信號線選擇部1 2因鹿俾 口應仏就線選擇信號S w 1〜s W 6的邏 輯：僅選擇鄰接之6條信號線中的任何！條。 "ί呂號線每6條辞右国，，，^ 一 圖1 5的电路，各電路僅在任何一信號 線上供應類比色調雷 I。精此，母6條信號線執行顯示。 如圖1 5所示，因像去 素陣列邛1上對應於RGB各顏色的信號 ” 又互非列’所以是以兩個像素單位進行顯示。 二種實施形態於顯示丨條水平線時，因將信號 、，泉母6條區分6次來驅 斤 了以共用抽樣閂鎖電路5 a、 -22- 554323
(19) 載入閂鎖電路6及色調選擇部1 1，可以簡化信號線驅動電 路2的構造。 此外，因設有轉換自外部輸入之各種信號之電壓電位的 電位轉換電路1 4，2 2，2 8，所以可以直接輸入數位性小振 幅的信號，在基板的外部不需要進行電位轉換。此外，有 關輸入至類比開關2 3之控制端子的信號，因係以專用的電 位轉換電路2 2放大電壓振幅，所以可以迅速執行類比開關 2 3的開啟或關閉。 再者，因電阻分壓電路24僅依據自外部供應之兩種電壓 來生成16種類比色調電壓，所以不需要自外部輸入多種電 壓。此外，因電阻分壓電路24的各輸出端子上連接類比緩 衝器2 5，所以不需要自電阻分壓電路2 4至類比開關2 3流入 許多電流，可以減少電阻分壓電路2 4的耗電。 (第三種實施形態） 第三種實施形態的特徵為，在抽樣閂鎖電路5内，貫通 電流不需要自電源電壓端子V d D流入接地端子V s S。 圖1 7為抽樣閂鎖電路5之第三種實施形態的電路圖。圖 1 7之抽樣閂鎖電路5具有：輸出端及輸入端彼此連接成迴 路狀，由兩個反向器（第一及第二反向器）121，122構成的 記憶電路1 20 ;切換控制是否供應電源電壓VDD及接地電 壓Vss至這些反向器的電晶體（第一及第二開關无 件）1 23，1 24 :切換控制是否將數位色調資料供應至記 憶電路1 2 0的電晶體（第三開關元件）1 2 5，1 2 6 ;及於非抽 樣期間將記憶在記憶電路1 2 0内之資料供應至載入閂鎖電 -23 - 554323
(20) 路6的NOR電路（輸出電路，第一及第二邏輯演算電 路）127，128 〇 PM0S電晶體i24〜126的閘極端子上輸入有圖上未顯示 之水平移位暫存器4的計時信號（移位脈衝）。該計時信號 為高電位時，表示屬於抽樣期間。NMO S電晶體1 2 3的閘 極端子上輸入有以反向器i 2 9將該計時信號倒置的信號。 NOR 電路 127，128 具有 PMOS電晶體 131，132 及 NMOS 電晶體1 3 3 ’ 1 3 4 ’水平移位暫存器4之計時信號為高電位 時，亦即於抽樣期間，電晶體丨3 3開啟，電晶體丨3 1關閉， NOR電路127，128的輸出成低電位固定。此外，水平移位 暫存器4之計時信號為低電位時，亦即於非抽樣期間，電 晶體1 3 1開啟，電晶體丨3 3關閉，倒置數位色調資料後的資 料自NOR電路127，128輸出。 其次’依據圖1 8的計時圖說明圖1 7之資料閂鎖電路的電 路操作。 於時間11，水平移位暫存器4之計時信號為高電位時， NMOS電晶體123與PMOS電晶體124關閉，NMOS電晶體 125與NMOS電晶體126開啟，分別在節點A及節點B上輸入 有數位色調資料與其倒置之資料。 其次，於時間12，水平移位暫存器4之計時信號為低電 位時，NMOS電晶體125與NMOS電晶體126關閉，改為 NMOS電晶體123與PMOS電晶體124開啟，雖然數位色調 資料未輸入至抽樣閂鎖電路5，不過記憶電路1 2 0上供應有 電源電壓V D D，V s s。記憶電路1 2 〇在節點A，B進行數位色 -24- 554323
(21) 調；貝料與/數位色碉資料的電歷比較，轉換電位，使高電 位電壓VHigh變成VDD，低電位電壓vL〇w變成vss。亦即， 記憶包路1 2 0於時間12之前，將輸入至節點A，B的資料予 以電位轉換並保持。
於時間tl〜t2的期間内，在N0R電路127，128上供應有 0 — 3 V振幅的資料。此時，因移位暫存器丨丨之計時信號為 高電位，因此NOR電路1 27, 1 2 8内之PM〇s電晶體131處於 關閉狀態。因而貫通電流不致從電源端子Vdd流至接地端 子Vss，比先前之抽樣閂鎖電路5可以大幅減少耗電。 此外，因圖1 7之抽樣閂鎖電路5分別在節點A端與B端具 有NOR電路127，128 ,所以節點A，B的寄生電容概略相 等’與先前之抽樣閂鎖電路5同樣的，可以在時間t2促使 數位資料穩定的昇壓。
於時間t2以後，水平移位暫存器4之計時信號為低電 位因NOR¾路 127, 128具有單純之反向器電路的功能， 所以可以將與圖2所示之先前抽樣閂鎖電路5同樣的輸出 供應至載入閂鎖電路6。 因而，本實施形態，因於抽樣期間將抽樣閂鎖電路5之 輸出設定成固定邏輯，所以於抽樣期間，貫通電流不致從 電源電壓端子vDD流至接地端子Vss，可以減少耗電。 圖17係以將N0R電路丨27 , 1 28插入抽樣閂鎖電路5之轎 出段為例做說明，不過，縱使在水平移位暫存器4開啟期 間’插入具有防止貫通電流自Vdd流入vss功能的其他電 路元件，來取代NOR電路127，128，也可以獲得相同的效 -25 - (22)554323
果。例如，如圖19所示，縱使插入時脈反向器〇, 48，也 可以獲得同樣的效果。 圖19的時脈反向器47，48具有_聯在電源電壓v⑽與接 地電壓Vss之間的四個電晶體35〜38。電晶體3 5, 3 8於水平 移位暫存器4之計時信號為低電位時，亦即，於非抽樣期 間開啟。這些電晶體35, 38開啟時，數位色調資料被倒置， 自時脈反向器47，4 8輸出。另外，在抽樣期間，電晶體35， 38關閉，時脈反向器47，48保持在原先的狀態。 因而，藉由時脈反向器47，48内的電晶體35, 38，可以 防止貫通電流流入時脈反向器4 7，4 8内。 時脈反向器47，48的其他類似例，亦可如圖2〇所示的插 入NAND電路57, 58。圖20之NAND電路57, 58以電晶 體9 1〜94構成。電晶體91於水平移位暫存器4之計時信號 為高電位，亦即於抽樣期間開啟。此時，抽樣閂鎖電路5 的輸出固定為兩電位，貫通電流不流入Nand電路57，58 内另外’水平移位暫存器4之計時信號為低電位時，亦 P万、非抽樣期間’電晶體9 1關閉，電晶體9 4開啟，數位色 凋貝料倒置後的資料自抽樣閂鎖電路5輸出。 i匕夕卜，卜 i/R > 'Λ- 、 κ Θ她形態係使用移位暫存器1 1之計時信號 :其倒置信號作為防止貫通電流的信號，不過，藉由另行 :置於時間tl〜t2之期㈤，具有防止貫通電流流入功能的 信號，同樣的可以防止貫通電流。 例如，圖2 1為顯示 8内之電晶體的電路 以載入信號開啟或關閉Ν Ο R電路6 7 , 圖。如圖3所示，因載入信號於時間 -26- 554323
(23) t3〜t4之間為高電位，所以，在時間t3之前，電晶體133開 啟，電晶體1 3 1關閉。因此，在時間t3之前，抽樣閂鎖電 路5的輸出保持在低電位。另外，於時間13〜14之間，數位 色調資料倒置後的資料自抽樣閂鎖電路5輸出。 上述圖1 7之抽樣閂鎖電路5係以同時將數位色調資料與 其倒置資料輸入記憶電路1 2 0為例做說明，不過亦可輸入 其中任何一個。藉此，可以分別省略圖1 7之電晶體1 2 5， 126的其中一個，與NOR電路127，128的其中一個，以簡 化電路構造。 癱 上述之實施形態，係以將本發明之資料閂鎖電路使用在 液晶顯示裝置之信號線驅動電路上為例做說明，不過亦可 應用在信號線驅動電路以外的目的，例如亦可應用在掃 描線驅動電路内的移位暫存器1 1等上。 上述之各種實施形態，係以具有1 44 X 1 76像素之顯示解 像度為例做說明，不過同樣可以應用在其以外的顯示解像 度上。
此外，上述各種實施形態，係以每6條驅動信號線為例 做說明，不過並無特別限制，可以每數條驅動信號線。 【元件符號之說明】 1 :像素陣列部 2:信號線驅動電路 一 3 :掃描線驅動電路 4 :水平移位暫存器 5 :抽樣閂鎖電路 -27- 554323
(24) 5 a ·抽樣問鎖電路 6 :載入閂鎖電路 7 : D/A轉換器 8 :信號線選擇電路 11 :移位暫存器（色調選擇部） 12 :數位視訊匯流排線（信號線選擇部） 13 :保護二極體 14 :電位轉換電路 1 5 :數位色調信號供應電路 _ 16 :反向器鍊電路 17 :保護二極體 2 1 :解碼器 22 :電位轉換電路 23 :類比開關（選擇電路） 2 4 :電阻分壓電路 25 :類比緩衝器（開關） 26:選擇信號供應電路 _ 27 :保護二極體 28 :電位轉換電路 30 :保護二極體 3 1 :電位轉換部 一 32 :電位轉換部 3 5 :電晶體 3 6 :電晶體 -28-
554323 37 :電晶體 38 :電晶體 4 7 :時脈反向器 4 8 :時脈反向器 5 7 : NAND 電路 5 8 : NAND 電路 6 7 : NOR電路 68 ·· ΝΟR 電路 80 :記憶電路 β 8 1 : CMOS反向器 82 : CMOS反向器 83 : NMOS電晶體 84 : PMOS電晶體 85 : NMOS電晶體 86 : NMOS電晶體 87 : CMOS反向器 88 : CMOS反向器 修 9 1 :電晶體 92 :電晶體 · 9 3 :電晶體 94 :電晶體 _ 100 :薄膜電晶體（TFT) 101 :像素電極 120 :記憶電路 -29- 554323
(26) 121 :反向器 122 :反向器 123 :電晶體（第一開關元件） 124 :電晶體（第二開關元件） 125 :電晶體（第三開關元件） 126 :電晶體（第三開關元件） 127 : NOR電路（第一邏輯演算電路） 128 : NOR電路（第二邏輯演算電路）
129 :反向器 13 1 : P Μ 0 S電晶體 132 : Ρ Μ 0 S電晶體 133 : NMOS電晶體 134 : NMOS電晶體
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Claims (1)

  1. 554323 拾、申請專利範圍 1. 一種液晶顯示裝置，其具備： 像素陣列部，其具有縱橫排列的信號線及掃描線、及 形成在上述信號線及掃描線各交叉點附近的像素電 晶體， 數條第一閂鎖電路，其係分別於不同的時間鎖存由數 個位元所構成之數位色調資料； 數條第二閂鎖電路，其係分別對應於上述數條第一閂 鎖電路來設置，在相同的時間鎖存分別被上述數條第 一閂鎖電路鎖存的鎖存資料； 數個D/A轉換器，其係分別對應於上述數條第二閂鎖 電路來設置，將分別被上述數條第二閂鎖電路鎖存的 鎖存資料轉換成類比色調電壓；及 信號線選擇電路，其係在各信號線上切換是否供應上 述類比色調電壓，每數條上述像素陣列部内之上述信 號線被區分成數次來驅動。 2. 如申請專利範圍第1項之液晶顯示裝置， 其中上述信號線選擇電路具有數個類比開關，其係分 別對應於上述信號線來設置，切換是否將上述類比色 調電壓供應至對應的信號線上， 上述信號線選擇電路控制開啟或關閉上述數個類i 開關，以將上述信號線每數條區分成數次被驅動。 3. 如申請專利範圍第2項之液晶顯示裝置， 其中上述第一閂鎖電路、上述第二閂鎖電路、上述D/A 554323
    轉換器及上述類比開關，形成在與信號線、掃描線及 像素電晶體的同一個絕緣基板上， 上述類比開關分別對應於上述D/A轉換器各設置數 個，該數個上述類比開關依序逐一被開啟。 4. 如申請專利範圍第2項之液晶顯示裝置， 其中上述信號線總數為η (η為2以上的整數）時，上述 第一閂鎖電路、上述第2閂鎖電路及上述D/Α轉換器設 置 n/m (2$ m< n/2，n/m 為整數）個， 上述類比開關分別對應於上述D/A轉換器各設置m個。 5. 如申請專利範圍第4項之液晶顯示裝置， 其中上述第一閂鎖電路上具備供應數位色調資料的 數位色調資料供應電路， 述數位色調資料供應電路將對應於每m條之信號線的 上述數位色調資料依序供應至上述第一閂鎖電路。 6. 如申請專利範圍第1項之液晶顯示裝置， 其中上述第一閂鎖電路具有第一電位轉換電路，其係 於鎖存數位色調資料時，轉換成第一電壓範圍的數位 色調資料。 7. 如申請專利範圍第1項之液晶顯示裝置， 其中具備第二電位轉換電路，其係插入上述第二閂鎖 電路與上述D/A轉換器之間，將上述第二閂鎖電路所 輸出之數位色調資料轉換成第二電壓範圍的數位色 調資料， 上述D/A轉換器依據上述第二電位轉換電路的輸出， 554323
    轉換成類比色調電壓。 8. 如申請專利範圍第1項之液晶顯示裝置， 其中上述D/A轉換器具有： 解碼器，其係將上述第二閂鎖電路的輸出予以解碼； 及 數個類比開關，其係因應上述解碼器的解碼結果控制 開啟或關閉，各一端供應有彼此不同電壓電位的類比 色調電壓， 上述信號線選擇電路因應上述解碼器的解碼結果，將 供應至開啟之上述類比開關之一端的類比色調電壓 供應至對應的信號線上。 9. 如申請專利範圍第1項之液晶顯示裝置， 中上述D/A轉換器具有： 數個電阻元件，其係_聯在第一電壓端子與第二電壓 端子之間；及 選擇電路，其係依據上述第二問鎖電路的輸出，選擇 上述數個電阻元件之各連接點電壓的任何一個，供應 至對應的信號線上， 上述第一及第二電壓端子自上述絕緣基板外部供應 有彼此電壓電位不同的電壓。 1 0.如申請專利範圍第9項之液晶顯示裝置， 一 其中具備數條電流放大電路，其係連接在上述數個電 阻元件之各連接點上， 上述選擇電路依據上述第二問鎖電路的輸出，選擇上
    554323 述電流放大電路的任何一個輸出。 1 1.如申請專利範圍第1項之液晶顯示裝置， 其中具備移位暫存器，其係輸出上述數條第一閂鎖電 路的各個鎖存計時信號， 上述數條第二閂鎖電路依據上述移位暫存器之輸出 所生成的載入信號執行鎖存操作。 1 2.如申請專利範圍第1項之液晶顯示裝置， 其中上述信號線選擇電路於1條水平線顯示期間的前 半部，選擇全部對應於奇數像素或偶數像素之一的信 · 號線，於1條水平線顯示期間的後半部，選擇全部對 應於奇數像素或偶數像素之另一個的信號線。 1 3 .如申請專利範圍第1 2項之液晶顯示裝置， 其中上述D/A轉換器於上述信號線選擇電路選擇對應 於奇數像素之信號線時，以及選擇對應於偶數像素之 信號線時，依據彼此電壓電位不同之參考電壓，轉換 成類比色調電壓。 1 4. 一種資料閂鎖電路，其具有： _ 記憶電路，其具有第一及第二反向器，其中一個輸出 端連接於另一個輸入端，另一個輸出端連接於一個輸 _ 入端，來記憶屬於鎖存對象的數位資料； 第一及第二開關元件，其係切換控制是否供應電源電 壓至上述第一及第二反向器； 第三開關元件，其係切換控制是否將上述數位資料輸 入上述記憶電路；及
    554323 讀出輸出電路，其係讀出被記憶在上述記憶電路内的 數位資料， 且上述第一及第二開關元件於週期性抽樣期間以外 的期間開啟，將電源電壓供應至上述第一及第二反向 器， 上述第三開關元件在上述抽樣期間内開啟，將數位資 料輸入上述記憶電路， 上述輸出電路具有防止貫通電流功能，防止貫通電流 於上述抽樣期間内自上述輸出電路的電源端子流向 接地端子 。 1 5 .如申請專利範圍第1 4項之資料閂鎖電路， 其中上述輸出電路於上述抽樣期間内輸出特定的邏 輯信號，於上述抽樣期間以外時間，倒置輸出記憶在 上述記憶電路内的資料。 1 6.如申請專利範圍第1 5項之資料閂鎖電路， 其中上述輸出電路具有： 第一邏輯演算電路，其係在上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間倒置輸出上 述第一反向器的輸出；及 第二邏輯演算電路，其係於上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間倒置輸出上 述第二反向器的輸出。 1 7 ·如申請專利範圍第1 6項之資料閂鎖電路， 其中上述第一及第二邏輯演算電路包含NAND閘、 554323
    N〇R閘及時脈反向器的任何一個。 1 8 .如申請專利範圍第1 5項之資料閂鎖電路， 其中上述輸出電路上供應有顯示是否為上述抽樣期 間的第一信號，與在上述抽樣期間以外之特定期間屬 於特定邏輯的第二信號， 上述輸出電路具有： 第一邏輯演算電路，其係在上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間，於上述第 二信號屬於上述特定之邏輯時，倒置輸出上述第一反 _ 向器的輸出 ；及 第二邏輯演算電路，其係於上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間，於上述第 二信號屬於上述特定之邏輯時，倒置輸出上述第二反 向器的輸出 。 1 9 ·如申請專利範圍第1 8項之資料閂鎖電路， 其中上述第一及第二邏輯演算電路包含NAND閘、 N 0 R閘及時脈反向器的任何一個。 · 2 0 . —種液晶顯示裝置，其具備： 被排列設置的信號線及掃描線； _ 顯示元件，其係配置於信號線及掃描線的交叉點附 近； 一 信號線驅動電路，其係驅動各條信號線；及 掃描線驅動電路，其係驅動各條掃描線， 且上述信號線驅動電路具有：
    554323 移位暫存器，其係具有數條暫存器電路，分別自各條 暫存器電路依序輸出與計時信號同步移位的移位脈 衝； 數條資料閂鎖電路，其係分別與上述移位脈衝同步， 鎖存像素資訊相關之數位資料； 載入問鎖電路，其係與載入信號同步，同時鎖存上述 數條資料閂鎖電路之鎖存輸出；及 D/A轉換電路，其係於上述載入閂鎖電路之鎖存輸出 轉換成類比像素電壓後，供應至對應的信號線， 修 且上述數條資料閂鎖電路分別具有： 記憶電路，其具有第一及第二反向器，其中一個輸出 端連接於另一個輸入端，另一個輸出端連接於一個輸 入端，來記憶屬於鎖存對象的數位資料； 第一及第二開關元件，其係切換控制是否供應電源電 壓至上述第一及第二反向器； 第三開關元件，其係切換控制是否將上述數位資料輸 入上述記憶電路；及 春 讀出輸出電路，其係讀出被記憶在上述記憶電路内的 數位資料， ， 且上述第一及第二開關元件於週期性抽樣期間以外 的期間開啟，將電源電壓供應至上述第一及第二反向 器， 上述第三開關元件在上述抽樣期間内開啟，將數位資 料輸入上述記憶電路， 554323
    上述輸出電路具有防止貫通電流功能，防止貫通電流 於上述抽樣期間内自上述輸出電路的電源端子流向 接地端子 。 2 1 .如申請專利範圍第2 0項之液晶顯示裝置， 其中上述輸出電路具有： 第一邏輯演算電路，其係在上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間倒置輸出上 述第一反向器的輸出；及
    第二邏輯演算電路，其係於上述抽樣期間内輸出特定 之邏輯信號，於上述抽樣期間以外的時間倒置輸出上 述第二反向器的輸出， 上述第一及第二邏輯演算電路以彼此相等的電路構 成0
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