TW544880B - Method for packaging a multi-chip module and multi-chip module package - Google Patents

Description

544880

【發明領域】 本發明係有關於半導體之多晶片模組封裝 〔multi —chip module package，MCM package〕，特別 係有關於一種多晶片模組封裝方法及其封裝結構。 【先前技術】 ^ 由於電子裝置之未來演變驅勢為微小化與多功能性， 即各種原本獨立之電子元件〔如微處理晶片、記憶 片、邏輯晶片、光學晶片及電容等〕整合於單一構件:曰 Ί半導體裝置係朝向「系統單晶片」〔System 〇n Chip 發展Λ?統封裝」〔System In Package〕兩大類別 -曰in、中i統單晶片必須整合各種不同半導體製程於同 間長且費用㈣，並且不同性能之元件 ，程’僅是徒增不良率之提高以及製 ：：體^ 於單一封裝結構内係現較=之， ;裝、=」===

package〕。 lp m_le paekage，MCM 良率結構内建構有多個晶片係容易遭遇到 連= =成之金導線等，其電性 無法正常使用’連帶使其他良好晶片必須被報廢而無法補 544880 五、發明說明（2) --- 救’因而導致製造成本上之增加。為了避免報廢率過高， 在美國專利第6· 1 33, 629號「多晶片模組封裝」中提出二 種解決方法，如第1及2圖所示，首先在「黏晶步驟」2〇〇 ^ 須先s又什一種多晶片模組基板3 0 0，在黏晶表面除了 習知之第一焊墊302a之外，並形成有在較外圍且與對應第 一焊塾302a電性連接之第二焊墊3〇2b〔即焊墊數量為習知 基板之兩倍〕，將多個晶片3〇8a、3〇8b黏著於該多晶片模 組基板300上，並以打線接合方式形成導線31〇,使晶片、 3〇8a、308b電性連接至多晶片模組基板3〇〇上對應之第一 焊墊302a，之後，在「測試步驟」2〇2中，係對電性連接 之302a、302b與基板300進行測試，檢查電性連接的 功能是否正常，若正常可直接進行封膠步驟21〇 ,若有錯 ^或不良發生在晶片302b或其連接之導線31〇，則執行曰 「移除導線步驟」204，移除故障晶片3〇2b與基板3〇()之間 的導線310，之後，在「堆疊步驟」2 06中，以堆疊方式將 替代晶片308c貼附於故障晶片3〇8b，並在「打線步驟」、 208中，以打線接合方式形成修整導線3丨，其電性連接 ，代，片308c與基板300上之第二焊墊3〇2b，之後，再經 測试步驟」202測試無誤後，進行「封膠步驟」21〇，以 絕緣材料314包覆晶片308a、3〇8b、3〇8c、導線31〇、 31〇b、基板300進行封膠並在基板3〇()另一表面形成焊球 而建構成如第2圖所示的球格陣列〔β 11 Gr i d ，〕…片模組封裝結構。然而，此一封裝方法係 連同故障晶片308b —起封膝，佔據較大高度，所以封膠模 544880 五、發明說明（3) 具的空間需要較大且耗用較多絕緣材料31 4，此外，基板 300也需要特別製作’以形成備用之第二焊墊302b，另一 個不利之處為在測試及修整過程中，晶片308a、308b、 3 0 8 c均尚未能適當封裝保護，容易污染而毀損。 【發明目的及概要】 本發明之主要目的在於提供一種多晶片模組封裝方 法，利用多個晶片個別封裝後進行測試，經測試不合格者 可先行汰除’如不良晶片或電性連接失敗之個別封裝結 構，避免再結合成多晶片模組封装結構，以降低多晶片模 組封裝結構之報廢率並避免測試中污染。 本發明之次一目的在於提供一種多晶片模組封裝結 構，部份晶片〔第二晶片〕預先形成於個別之封裝結構， 其表面結合於基板，以供個別測試，以預先汰除不良晶片 或導線。 依本發明之多晶片模組封裝方法，係將複數個晶片區 分ί ί:ΐ片與第二晶#，第一晶片係黏貼於基板之上表 =電生連接及封膠，所形成之第一封膝體在基板上之覆 人小於且包含於該基板之第-表面，以預留用以結 :片封裝結構之顯露表面，第二晶片係另行封 。型之封裝結構，如球格陣列〔Ba 11 Gr id =，BGA〕、平塾格狀陣列〔一“ I:扁平無接腳式〔-"….―， QFN〕、雙排小外觀無 N〇n-leaded，_ 觀無：：式〔SmaU Outline 鬼化晶片載體〔Bump Ch i p

第7頁 五、發明說明（4) =1，==或曰\片尺寸封裝〔Chip Scale Pack_， CSP〕等封裝結構，再將此一包含有第二晶片之封裝結構 2=於巧，以建構成多晶片模組封裝結構，較佳地 ,具有；厂片之封裝結構與基板之間另填充有底墊材 under/m〕，由於第一晶片與第二晶片係分開封膠， Ϊ ΐ Τ ί之第一晶片與第二晶片可預先個別測試，以先行 汰除故障之晶片或電性連接失敗之封裝結構並且係在 ”後進行測試’彳防止製程中對晶 在 或包含第二晶片之封裝結構表丄： κ 1, ί杜 之下表面形成複數個焊球〔solder 11〕或插針〔Pin〕，以構成球格陣列〔Ball Grid An*ay，BGA〕或針格陣列〔pin Grid Array，pGA〕之 裝ϊΓ第一晶片與第二晶片係選自於光學晶 :上St:阻;:或::體晶片，並可在基 之系#铋世mTD 動件，成為一種具有完整功能 功能之電子-秣〕’如微處理裝置、顯示裝置或其它多 功能化之驅勢。 綠"之工間，以符合微小化與多 其具Ϊί2之多晶片模組封裝結構，其包含有—基板， a' Η 面及一下表面，在基板上表面黏固至少第一 :膠體ίΪί:電性導通，在基板上表面並形成有第- 片’胃第一封膠體所覆蓋的基板表 包含於該基板之第一表面，此外，*基板上表 面並乂焊球〔solder ball〕或焊f〔s〇lder叩…〕表 544880 五、發明說明（5) 面f合有至少一封裝有第二晶片之封裝結構，其包含有第 一晶片與第二封膠體，如球格陣列〔Bal 1 Grid Array， BGA,〕平塾格狀陣列〔Land Grid Array，LGA〕、四方 扁平無接腳式〔Quad Fiat Non-leaded，QFN〕、雙排小 卜觀無接腳式〔Small 〇utline Non-leaded，SON〕、凸 塊化晶片載體〔Bump Chip Carrier，BCC〕、晶片上薄膜 〔Chip 〇n Flim〕或晶片尺寸封裝〔chip Scaie CSP〕等封裝結構，較佳地第二封膝體與基板具 b隙，以容置焊球或焊膏，另可在該間隙填充有底墊

It，4m 1 1 1〕，此外，在基板之上表面可形成參考 1P曰y # 而第一晶片係另行封裝與個別測 3多之電性連接裝置均能先行剔除，因此 晶片，如光學曰f結構能夠儘可能地結合更多不同性能之 =晶：J學SI如：：顯：晶[微處理晶片及各式記 加報廢率，此外，基板：下f阻等被動70件，1且不會增 ball〕或^+之=表面係形成複數個焊球 旧一，脱〕=格二 之多晶片模組封裝結構。 Pln Grid Arra^ pGA ) 【發明詳細說明】 請參閱所附圖式，本發 依本發明之第一具體實、]舉以下之實施例說明： 裝方法及其形成之封裝妗 歹1仏提供一種多晶片模組封 〜霉，用以封裝第一晶片34與結合 544880 五、發明說明（6) 至少一包含第二晶片44之封裝結構〔即次封裝結構40〕， 如第3及4a圖所示，首先在步驟π中，提供主基板32，該 主基板32係為一種多晶片模組基板，如FR-4、FR-5或BT樹 脂等玻璃纖維強化樹脂之多層印刷電路板或是一種陶瓷電 路板’主基板32具有一上表面32a及一下表面32b，其中上 表面32a與下表面32b具有相互導通之連接塾〔圖未繪 出〕，之後在步驟12中，係在主基板32之上表面32a進行 至少一個第一晶片3 4之封裝，以使第一晶片3 4電性連接至 主基板32，依晶圓製程良率、測試與否及封裝特性之不 同，第一晶片34係可選自光學晶片〔如電荷耦合裝置

(Charge Coupled device, CCD)、光電二極體 (photodiode)與紅外線感測元件（infrared sensor)

等〕、圓形顯示晶片、微處理晶片或各式記憶體晶片，如 動態隨機存取記憶體〔DRAM〕、靜態隨機存取記憶體 〔SRAM〕、快閃記憶體〔flash〕、雙倍速率同步動態隨 機存取記憶體〔DDR SDRAM〕' Rambous記憶體、唯讀記憶 趙〔ROM〕、可程式唯讀記憶體〔PR〇M〕等等，一種習知 封裝步驟係為先將第一晶片以銀膠、不導電膠或膠帶等 於主基板32之上表面32a，再以打線方式將金線或銅 口 線等第一導線31 〔bonding wire〕連接第一晶片與 2基板32，爾後，可利用壓模〔m〇iding〕或其它曰技術形、 直接黏固於主基板32之第一封膠體33，第一封膠體33 _ 種熱固性樹脂，以保護第一晶片34，其中第一封膠 主基板32所覆蓋表面係小於且包含於該主基板32之

第10頁 544880 五、發明說明（7) 第一表面32a ’以使該主基板32之第一表面32a預留有供結 合之顯露表面，以表面結合至少一包含有第二晶片44之封 裝結構〔即次封裝結構4 〇〕，接著，進行測試步驟1 3 ,以 電性測試在主基板32上第一晶片34與電性連接之第一導線 31疋否良好’如開/短〔〇pen/sh〇rt〕或功能 〔function〕測試，若不合格，即先行剔除或標記為不良 品，不再進行後續步驟，以避免增加後續封裝成本以及晶 片之報廢率。 另一方面’如第3及4b圖所示，在步驟14中係提供次 基板42 ’次基板42係為一印刷電路板、陶瓷基板、導線架 〔lead frame〕或軟性電路膠帶，在本實施例中，次基板 42係為一種印刷電路板之BGA基板，之後，步驟1 5係在次 基板4 2上封裝第一晶片4 4 ’如包含黏晶、電性連接與封膠 等步驟，以形成次封装結構4〇，第二晶片44係可選自光學 晶片、圖形顯示晶片、微處理晶片或各式記憶體晶片，如 動態隨機存取記憶體〔DRAM〕、靜態隨機存取記憶體 〔SRAM〕、快閃記憶體〔f 1 ash〕、雙倍速率同步動態隨 機存取記憶體〔DDR SDRAM〕、Rambous記憶體、唯讀記憶 體〔ROM〕、可程式唯讀記憶體〔PR0M〕等等，例如當第 一晶片3 4為一圖形顯示晶片，則第二晶片4 4則為同步動態 隨機存取記憶體〔SDRAM〕或是雙倍速率同步動態隨機存 取記憶體〔DDR SDRAM〕，藉此建構成之多晶片模組封裴 結構係為一種圖形顯示裝置，適足以取代目前習知之圖形 顯禾卡，在本實施例中此一包含有第二晶片44之次封裝結

第11頁 544880 五、發明說明（8) 巧40係為球格陣列封裝結才冓，其係在 表二導線41與第二封膝體43,且在次基^ 表面形成有複數個焊球45，以供表面結合〔训“we ，〕除此之外，次封裝結構4 0係可為平墊格狀陣 FI t =—丨rid ΑΓΓ3Υ，LGA〕、四方扁平無接腳式〔Quad =Non^eaded，QFN〕、雙排小外觀無接腳式“Μη 〇utllne Non—leaded，s〇N〕、凸塊化晶片載體叩 曰 ip =rier，BCC〕、晶片上薄膜〔Chip 〇n FUm〕或 曰日尺=封裝〔ChiP Scale Package，CSP〕等封裝結 構，接著，在步驟16中，係針對已封装之第二晶片44〔即 次封裝結構40〕進行開/短〔open/sh〇rt〕或功能 function〕測試，若不合格，即先行剔除，保留良好之 -人封裝結構40，以進行後續之表面結合步驟17。 如第3及4c圖所示，在步驟17中，將封裝有第二晶片 4之次封裝結構40表面結合至主基板“之上表面“a，如 =5圖所示，較佳地在主基板32之上表面32a形成有參考點 =，如標記或定位孔，以利次封裝結構4〇之表面結合，此 ，第-晶片34及其第-導線31與第二晶片以及其第二導線 均为別測試良好，通常次封裝結構4〇之第二封膠體43係 與主基板32之上表面32a留有一間隙50，& 了保護焊點以 增加產品使用壽命，在間隙5 〇内填充一底墊材5 i 〔undef i 11〕，如第4c圖所示，在次封裝結構4〇表面結合 於主基板32或預先在主基板32上封裝第一晶片34之後，係 在主基板32之下表面32b形成複數個焊球〔s〇lder ball〕 544880 五、發明說明（9) 或插針〔Pin〕’本實施㈣為形成焊球62，並在 Γ曰TH011〕後，得到如第4c及5圖戶斤示之球格陣列之 ί 封裝賴’由於本發明之多晶片模組封it …為了增進功能之完整性，必要 第5圖所不，纟主基板32之上表面32&係結合有被 二=:Ϊ質之電容或熱敏電阻等等，最後，較佳地進 Ϊ封ΪΓ在上述之多晶片模組封裝方法中，在主丄 =裝第-晶片34之步驟12後，可在第一封膠體3 = =lng〕，如製造公司、產品規格或標諸等等Ρ " _人板42上封裝第二晶片44之步驟15後，在第-封 膠體43上標印圖案。 外便社第一封 與第因ί Η ί Γ明之多晶片模組封裝方法係將第-晶片34 Ϊ第一44個別封裝U片34係在主基板32上封 第-：片3: f 2 ί另行封裝為次封裝結構4〇，分別測試 ί連：：二路連接路徑〕與第二晶片44〔含其電 :將包含有第二晶片44之次封裝結構40表面結合至= 板32，而形成多晶片模組封裝結構，因此，避免有口 :電路連接路徑錯誤即需報廢整個多晶片 模:且封裝結構之情況，降低了晶片報廢率，同時可 :]:ί對t片及其電路連接路徑之適當保護，p方止污^， =率地提昇多晶片模組封裝結構之製程良率，達到節省 成本之目的。

IIH 第13頁 544880 五、發明說明（ίο) 在第一具體實施例之多晶片模組封裝結構係包含有主 基板32、在主基板32上之第一晶片34、封裝第一晶片34之 第一封膠體33以及次封裝結構4〇 ,其中第一晶片34、第一 封膠體33與次封裝結構4〇均形成於主基板32之上表面 32a，而次封裝結構4〇係以第二封膠體43封裝第二晶片 44其表面結合至主基板32，較佳地，次封裝結構4〇係與 主基板32之上表面32a留有一間隙5〇，以容置焊球“，更、 可填充底墊材52，以保護焊點，另在主基板32之下表面 32b係結合有複數個焊球62，以供B(JA封裝型態之多晶片模 組封！結構之表面結合，此外，第一封膠體33在主基板32 上之南度H1較佳應與第二封膠體43在主基板以上之高度以 致，以有利於該多晶片模組封裝結構對印刷電路板之表 面，合，故本發明之多晶片模組封裝結構中部份晶片〔第 二，片〕預先形成於個別之封裝結構4〇，其表面結合於主 J :32，以供個別測試，以預先汰除不良晶片或導線不 而浐i曰片封裝於多晶片模組中，達到減少製造報廢率 而節J成本之功效。 另，在第二具體實施例中，提供一種依本發明之多晶 :模法製得之另一種封裝型態多晶片模組封裝結 客曰a拗f机程係如同第13圖所示之流程，其中所形成之 裝結構與第一具體實施例相同之元件係以相 不，如第一晶片32、主基板32、第一導線31、第 一封膠體33等篝，楠泫q β园私一 & 弟 丰寻等如第3及6圖所不，然而在提供次基板之 , -人基板1 4 2係為一導線架，在封裝第二晶片之

第14頁 544880 五、發明說明（π) 步驟15，係在次基板142上黏晶、打線形成第二導線丨41並 灌’主第一封膠體143後，將第二晶片144封裝為四方扁平無 接腳式〔Quad Flat Non-leaded，QFN〕封裝型態之次封 裝結構140，其在於說明本發明之次封裝結構14〇並不局限 其封裝型態，在表面結合之步驟17中，次封裝結構14〇之 下表面形成有導電性焊膏145〔s〇lder paste〕，使其能 表面結合至主基板3 2 卜矣VC» Q 9 n ju. yz» , 土攸〜i上表面32a，之後，在主基板32之 下表面32b結合複數個插針162〔pin〕並切割 Ρ=\ηδυ1ηί〇μη〕後，以構成針格陣列〔Pin Grid Array， PGA〕之多b日片模組封裝結構。 者為ΐ本：：ί Γ:!範圍當視後附之申請專利範圍所界定 ίΚ所藝者，在不脫離本發明之精神和 圍。 改均屬於本發明之保護範

544880 圚式簡單說明【圖式說明】第 1 胃第6>133>629 號 圓；中所揭示之多晶片模組封裝方法之流程 2 圖第6，^ 629 η^Μ㈣ 圖；斤揭不之多晶片模組封裝結構之截面 3圖·=::具體實施例多晶片 衣万去之流程圖； Τ 第4a至4c圖：依本發明之第一 封裝古i山 你夕日日片模組 7裝方法中之截面示意圖；及依本發明之第一具體實施例，多 ….裝結構之頂面示意圖；及多“模說封本發明之第二具體實施例，裝結構之截夕“棋組封 【圖號說明】 11 提供主基板 13測試 】 在主基板上封裝第一晶片 14 提供次基板 = 晶片16測試第構表面結合至主基板 主基板 L ± 第一封膠體 i表面32b下表面 次封裝結Ξ 4第-晶片 第 第 第 第 15 17 31 32 33 40 »

第16頁 544880 圊式簡單說明 41 第 — 導 線 42 次 基板 43 第 二 封 膠 體 44 第 _ 一 晶 片 45 焊 球 50 間 隙 51 底 墊 材 61 參 考 點 62 焊 球 63 被 動 元 件 140 次 封 裝 結構 141 第 二 導 線 142 次 基 板 143 第 二 封 膠 體 144 第 二 晶 片 145 焊 膏 150 間 隙 162 插 針 200 黏 晶 步 驟 202 測 試 步 驟 204 移 除 導 線 步驟 206 堆 疊 步 驟 208 打 線 步 驟 210 封 膠 步 驟 300 多 晶 片 模組 基板 302a 第 _ _ 焊 墊 302b 第 二 焊 墊 308a 晶 片 308b 故 障 晶 片 308c 替 代 晶 片 310 導 線 310b 修 整 導 線 314 絕 緣材 料 316 焊 球 HI 第 一 封 膠體 之高度 H2 第 封 膠體 之高度 _

第17頁

Claims (1)

1. 544880 六、申請專利範圍 【申請專利範圍】 1 ' 一種多晶片模組封裝方法，其包含之步驟有： 提供一基板，該基板具有一上表面與一下表面； 一 f基板之上表面進行至少一第一晶片之封裝，以使第 :晶片與該基板電性導通，其中該基板上用以封裝第一 晶片之第一封膠體所覆蓋表面係小於且包含於該基板之 第一表面，使得該基板之第一表面預留有顯露表面，用 以結合至少一包含第二晶片之封裝結構； 進行第一晶片之測試，以確保第一晶片與電性連接路 徑之良好；

   分別封裝至少一第二晶片，以使每一第二晶片具有 應之第二封膠體； 進行第二晶片之測試，以確保第二晶片與電性 徑之良好；及

   表面結合該經封裝之第二晶片至該基板之上表面，以 使第二晶片與該基板電性導通。 、如申請專利範圍第1項所述之多晶片模組封裝方法， 其在封裝第一晶片之後，另在第一封膠體上標印圖案。 如申請專利範圍第1項所述之多晶片模組封裝方^，

   其在封裝第一晶片之後，另在基板之下表面形成複數個 焊球或插針β 、如申請專利範圍第丨項所述之多晶片模組封裝方法， 其在表面結合第二晶片至該基板之後，進行測試，以確 保第一晶片與第二晶片在該基板上之電性連接良好。 544880

   六、申請專利範圍 5、 如申請專利範圍第1項所述之多晶片模組封裝方法， 其在表面結合第二晶片至該基板之後，另在該基板之下 表面形成複數個焊球或插針。 6、 如申請專利範圍第1項所述之多晶片模組封裝方法， 其在表面結合第二晶片至該基板之後，另在第二晶片與 吞亥基板之間填充一底塾材〔underfill〕。 、 7、 一種多晶片模組封裝結構，其包含有： 基板’具有一上表面及一下表面； 至少一第一晶片，黏固於該基板之上表面，並與該基

   第一封膠體’形成於該基板之上表面，用以封裝第一 晶片，其中第一封膠體所覆蓋的基板表面係小於且包人 於該基板之第一表面；及 ' 3 至少一封裝有第二晶片之封裝結構，係表面結合於該 基板之上表面，其包含有第二晶片與第二封膠體。、μ 8、 如申請專利範圍第7項所述之多晶片模組封裳結構， 其中該封裝有第二晶片之封裝結構係與該基板 ^ 品 留有一間隙。 衣面

   9、 如申請專利範圍第8項所述之多晶片模組封骏結構， 其另包含有複數個焊接錫膏或焊球，形成於該間&内: 10、 如申請專利範圍第9項所述之多晶片模組封装結。 構’其另包含有一底墊材，用以填充該間隙。 11、 如申請專利範圍第7項所述之多晶片模組封裝結 構，其另包含有複數個焊球，結合於該基板之下表

   第19頁 /、、申請專利範圍 面 12如申請專利範圍第7項所述之多晶片模組封裝結 ^ ’其另包含有複數個插針，結合於該基板之下表 1 3、如申請專利範圍第7項所述之多晶片模組封裝結 構，其另包含有被動元件，形成於該基板之上表面。 椹如申請專利範圍第7項所述之多晶片模組封裝結 ，其中在該基板之上表面形成有參考點，以 面結合該封裝有第二晶片之封裝結構時之對位; 構如I :專利範圍第7項所述之多晶片模組封裝結 一晶片係選自於光學晶片、圖形顯示晶 微處理日日片或記憶體晶片。 6構如nmr項所述之多晶片模組封裝結 片、微處理晶片或記憶體晶片。 .、員不曰曰 17構如項所述之多晶片模組封裝結 與記憶體晶片0，曰以使：；=:分別為圖形顯示晶片 一顯示裝置。 q多曰Β片模組封裝結構係構成為 18 ·如申請專利範圍第7項所述 構，其中在該基板之上矣而卜夕货片模組封裝結 膠體係具有一致之高度面上之第-封膠體與第二封 19、如申請專利範圍第7項所述之 構，其中該封裝有第m 模組封裝結 、裝、、《構係選自於球格 544880 六、申請專利範圍 陣列〔Ba 11 Gr id Array，BGA〕、平塾格狀陣列 〔Land Grid Array，LG A〕、四方扁平無接腳式 〔Quad Flat Non-leaded，QFN〕、雙排小外觀無接腳 式〔Small Outline Non - leaded， SON〕、凸塊化晶片 載體〔Bump Ch i p Carr i er，BCC〕、晶片上薄膜 〔Chip On Flim〕或晶片尺寸封裝〔Chip Scale Package，CSP〕等封裝結構。 —--—. ιι^ 第21頁