TW531830B - Structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures - Google Patents

Structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures Download PDF

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Description

531830 A7 B7 五、發明説明（1 ) 發明背景 發明領域 本發明概言之係關於積體電路與製造方法，且更明確地 說係關於一些積體電路之形成’其中該等積體電路具有低 介質常數之絕緣層。 背景 半導體製造技術之進步已導致具有多重位準互連之積體 電路之開發。在此種積體電路中，一互連位準之圖樣化導 電材料與另一互連位準之圖樣化導電材料是藉由一些薄膜 來形成電氣絕緣，其中該等薄膜是由例如二氧化矽之材料 來構成。 具有藉由一絕緣材料來分隔之圖樣化導電材料之一結果 是不想要之電容器之形成，無論導電材料是位於單一位準 或多重位準。微電子裝置之絕緣材料所分隔之圖樣化導電 材料，或簡稱為互連，間之寄生電容造成下列效應，例如 ，RC延遲，不必要之功率損耗，與電容耦合之信號，也稱 為串音。 降低諸互連間之不想要電容之一方式是增加他們間之距 離。增加互連線間之間隔具有負面影響，例如面積需求增 加，與製造成本之對應增加。降低諸互連間之不想要電容 之另一方式是使用一具有較低介質常數之絕緣材料。 吾人需要一種可提供低寄生電容於圖樣化導體間之結構 ，與製造此種結構之方法。 附圖簡短說明 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 531830 A7 B7 五、發明説明（2 圖1是一根據一以前技術方法之部份受到處理之基板的 示意橫截面圖，以展示一形成於一複合層際介質之雙重鑲 嵌開孔，且該基板具有第一與第二層。 圖2是一根據一以前技術方法之部份受到處理之基板的 示意橫截面圖，以展示一形成於一複合層際介質之雙重鑲 嵌開孔，且該基板具有第一，第二與第三層。 圖3是一根據一以前技術方法之部份受到處理之基板的 示思&截面圖，以展示一形成於一複合層際介質之雙重鑲 嵌開孔，且該基板具有第一，第二，第三，第四與第五層。 圖4是一部份受到處理之基板的示意橫截面圖，其中該 基板具有第一互連層，與一疊加於第一互連層上之厚銅擴 散阻障層。 ^ 圖5是圖4之結構之示意橫截面圖，在該厚鋼擴散阻障 層已受到圖樣化以產生多個增強結構，在此範例中是桿， 且該等結構與一薄銅擴散阻障整合在一起。 圖6是根據本發明之示範替代增強結構之一示意頂視圖。 圖7是圖5之結構之一示意橫截面圖，在一低1^介質層 已形成於該等增強結構週圍與之上之後。 圖8是圖7之結構之一示意橫截面圖，在該低}^介質層 已受到平坦化之後。 圖9是圖8之結構之一示意橫截面圖，在壕溝與通孔（ 亦即雙重鑲嵌）開孔已蝕刻於該低k介質層，且通道開孔已 延伸通過銅擴散阻障之薄部份之後。 圖10是圖9之結構之一示意橫截面圖，在雙重鑲嵌開孔
裝 訂
已具有形成於其之一銅擴散阻障，銅金屬已受到電鍍，與 過多之銅已受到移除之後。 圖11是一展示根據本發明之一程序之流程圖。 圖12是一展示根據本發明之另一程序之流程圖。 詳細說明 機械性增強層際介質結構與製造此種結構之方法受到説 明i此種機械性增強層際介質結構適用於，至少，具有高 又夕孔低k層際介質之積體電路。在下列說明中，極多特 足、’’田節文到陳述以協助瞭解本發明。但是，熟悉本技術領 域與閱讀本說明之人應可明瞭，本發明可藉由不同於本文 所指疋之裝置，組成，與程序來實現。 、本文所謂之“一實例’，或類似用語意謂參照該實例所述 之特足特點，結構，或特徵包含於本發明之至少一實例 奋因此，在本又中此種片語或用語之出現不必然意謂相同 具例另外，各種特足特點，結構，或特徵在一或更多實 例中可藉由任何適當方式來組合。 術語 在本技術領域中，晶片，積體雷玫 _ 一 日曰A 碩缸私路，早石元件，半導體 元件’與微電子元件這也術注摘受 ，二 、一術，口建吊可互換使用。因為該等 術语在本技術領域中通常可香到勝 \ T I吊J又到瞭解，所以本發明適用於 所有前述術語。 :屬線’互連線，軌跡’導線，導體，信號路徑與信號 媒眩这些術語皆是相關的。前列之相關術語通常是可互摘 的’且是以特別至-般之順序來出現。在本技術領域中， -6 -
發明説明 “屬線有時候稱為執跡，導線，引線，互連或簡稱為金屬 :金屬線，通常是鋁（A1)，銅（Cu)或乂及Cu之合金，是 、e二轉接或互連之信號路徑，電路之導體。除了金屬以外 、導把也出現於微電子元件。材料，例如摻雜之多晶矽， 摻4 <單晶矽（通常簡稱為擴散，無論是否此種摻雜是藉由 …、擴政或離子佈植來達成），鈦（Ti)，鉬（Mo)，鈷（Co)，鎳 (N0 ’鶴（W)，與耐火金屬矽化物皆是其他導體之範例。 接點或通道這些術語皆意謂用以電氣連接不同互連位準 、、導a豆之〜構。在本技術領域中該等術語有時候是用以描 逑纟巴緣體之開孔，其中該結構將受到完成，與完成之結 構本身。在本文中，接點與通道意謂完成之結構。 在本文中，穴化意謂一材料數量，通常是在一金屬鑲嵌 結構足研磨期間受到移除之該金屬鑲嵌結構的金屬。穴化 頜似於凹洞，因為其代表金屬之過度研磨（亦即材料之過度 移除），但是穴化通常導致拋物線或中凹狀金屬表面，且是 由於^研磨墊考進該鑲淚結構時之機械性互動。穴化是以 厚度’或距離來量測，且更明確地說，其是層際介質之研 磨後表面與金屬之研磨後表面間之距離的一量測。 在本文中，侵蝕意謂在一金屬鑲嵌結構之研磨期間受到 移除之一層’通常是一層際介質的數量。侵蝕是以厚度， 或距離來量測，且更明確地說，其是該層之原始表面與其 <研磨後表面間之距離的量測。侵蝕通常是過度研磨之一 不良結果。 低介質常數材料這個術語意謂具有低於二氧化矽之介質 本紙張尺度制t S时標準χ 297公爱) 531830 A7 B7 五、發明説明（5 ) 常數之材料。例如，有機聚合物，非晶形氟化碳，毫微泡 沫，包含有機聚合物之以矽為基礎之絕緣體，摻碳之矽氧 化物，與掺氟之矽氧化物具有低於二氧化矽之介質常數。 字母k通常是用以表示介質常數。同樣地，高k與低k 這些術語在本技術領域中是用以分別表示高介質常數與低 介質常數。高與低是相對於二氧化矽之介質常數而言。 應可理解層内介質這個術語在本技術領域中是用以表示 置於一給定互連位準之諸互連線間之介質材料。換句話說 ，一層内介質出現於相鄰之互連線之間，而非垂直出現於 該等互連線之上或之下。 在本文中，垂直這個術語意謂實質上垂直於一基板之表 面0 具有所要之電氣特徵之高度多孔，低k介質材料配備機 械性增強結構，以提供承受隨後發生，實體需求嚴格之程 序操作所需之額外強度。此種程序操作包含，但不限於， 在鑲嵌金屬化程序中遭遇之操作。該等低k介質材料通常 是用於積體電路以形成層際介質（ILD)層。 一互連線所見之寄生電容是與另一導體之距離與位於其 中之材料之介質常數的函數。但是，增加諸互連線間之間 隔會增加一積體電路之實體大小，且因此積體電路之成本 。因此，為製造諸互連線間之寄生電容很低之積體電路， 最好利用一具有低介質常數之絕緣層來電氣隔絕各個導體。 一種降低寄生電容之負面效應（例如RC互連延遲）之方 法是，如前所提及，使用低k材料來做為先進微電子產品 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 531830 A7 B7 五、發明説明（6 ) (例如積體電路）之絕緣層。為達成低介質常數，一製造者 可使用一固有具備低介質常數之材料，及/或製造者可導入 多孔性於該材料。不幸的是，藉由增加薄膜空洞比率，而 此可稱為多孔性，材料之熱機械特性可能惡化。 一高度多孔ILD薄膜或層與一 Cu鑲嵌互連結構之程序 整合是一嚴酷之挑戰。例如，使用化學機械研磨（CMP)來 移除一鑲嵌金屬化程序之過多Cu可導致機械故障，而該等 機械故障將導致下面之ILD層之去層化或撕裂。Cu線之侵 蝕與穴化之控制將強烈決定施加於該等較弱之ILD材料之 剪力大小。同樣地，封裝可使互連層遭受重大之剪力與法 線力。吾人已設計許多補救措施來改善多孔ILD層相對於 Cu之CMP所造成之應力的強健性。一補救措施之範例是 在壕溝位準引入“虛擬”金屬特徵以改善CMP均勻度（亦 即藉由在濃密與不濃密線特徵之間產生均勻清除來降低過. 研磨）。由於產生備用通道做為散熱槽以控制金屬自發熱之 限制，包含所謂之“虛擬化”特徵於通道層是一更具挑戰 性之工作。 根據本發明，高度多孔材料可整合至一 Cu鑲嵌互連結構 。在本發明之一實例中，一程序包含桿（也稱為柱）之形成 。該等桿延伸通過高度多孔ILD材料至相同於通道及金屬 層延伸通過之程度。這提供ILD堆疊之機械性增強。該等 桿也可充當熱導管以改善熱量之移除。但是，因為該等桿 之介質常數通常高於多孔低k介質之介質常數，所以電容 效應之折衷決定於該等桿之置放與他們之材料組成。 -9- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 531830 A7 B7 五 發明説明（ 中度多孔（毫微多孔）低]^材料之產生可藉由許多已知方 法來達成。例如，此種多孔薄膜可利用開放或封閉式氣孔 結構來建構成為氣凝膠/固膠（藉由溶膠.凝膠，電鍍程序， CVD等）。在此種薄膜中，氣孔半徑與空洞比率^藉由先 質^處理技術之選擇來調節。因為薄膜之機械性強二向 於k者多孔性《增加而降低，所以例如電子束 洪水暴露之程序已受到開發，以增加薄膜之機械性強度： 模數’或碎裂動度）。但是，該等程序可藉由增 口專膜贫度或低k材料之互鏈程度來使薄膜之介質常數亞 裝 即增加介質常數）。除此之外，高度多孔之薄膜可ιΓ 甚土我法藉由孩等程序獲得足夠之薄膜強化。 訂 、1 1至3展示提供_低k絕緣㈣於—鑲嵌程序所形成 ^者互連綠之間的有問題方式。目i展示_換碳之梦氧化 h (CDO)，其中若該氧化物具有低於二氧化碎之介質常數 時’則該氧化物未能提供相同於各種聚合物介質與 孔介質材料所能達成之改善程度。請參看圖2與3，介又質 層之士體包含-織鍍聚合物，或其他種類之低k介質，例 问度夕孔材料’且介質層之剩餘部份包含其他介質材 科，另-相當薄層。在圖2與3所展示之每—結構中，對 於橫向剪力（抵抗力很有限，而橫向剪力可出現於各 體電路製造程序中。 貝 ，本發明之一示範實例中，氮化石夕桿是用以提供相當弱 ’同度多孔材料之機械性增強，其中該 材料構成㈣之主體。更明確地說，該等桿提供 -10 - 531830 五、發明説明（8 ) 機械研磨所產生之應力所必需之機械強度。應注意的是， 孩寺桿之組成不限於氮化石夕’且其他適當之材料包含，但 不限於 ’ SiOC ’ SiC，與 a-CN : Η。 裝 請參看圖4’ 一部份受到處理之晶圓之—橫截面圖受到 展示，其中包含基板1〇1之—部份，該部份包含各種電路 組件，第-介質層1〇2,第一介質層1〇2是置於基板ι〇ι 《上’並具有一些以銅為基礎之互連線’丨中包含銅擴散 阻障HM與銅，或^其間之銅合金内部们％;與―置 於第-介質層H)2及該等以銅為基礎之互連線上之厚銅擴 散阻障層108。圖4未展示基板1〇1之一部份之細節，其 中各種電路組件’例如電晶體’受到形成。熟悉本技術領 域且閱讀本發明之人應可理解此種電路組件之形成是為眾 所知，且他們之形成與結構將不再受到進一步說明。首先 介質層102通常是利用一些材料來形成，其中該等材料可 為例如，但不限於，摻氟之矽氧化物，摻碳之矽氧化物， 或最好具有低於二氧切之介質常數之其他適當電氣絕緣 材料。首先介質層102可形成於一 ILD層之上，其中充填 金屬之壕溝與通道可先前形成於該ILD層。 仍請參看圖4，厚銅擴散阻障層1〇8可用以大幅降低或 阻止銅原子自下面之銅或銅合金互連1〇6擴散至一尚待形 成之介質層，且該介質層將疊加於互連1〇6之上。此材料 也適合做為一蝕刻止層，且該蝕刻止層是用於通道開孔之 形成。因為此材料可用以達成該二目標之任一或全部目標 ’所以其在本文中通常稱為銅擴散阻障或蝕刻止層。應可 本紙張尺度適t開家辟(CNS) A4規格 -11 - 531830 五、發明説明（9 瞭解的是，該等功能之任一或全部功能 。銅擴散阻障或餘刻止層108最好是—種料達成 即一電氣絕緣層。 兒材科，亦 圖5’圖4之結構受到展示’在厚銅擴 姓刻止層1G8受到圖樣化以形成增強結構ug之後 4實例中，增強結構11G是配置成為桿。該等桿另外也 可稱為柱。雖然在此示範實例中展示成為桿，各種並他社 構也可受到圖樣化，其中包含，但不限於，例如牆或十； 《結構，如圖6之頂視圖所示。圖樣化包含厚銅擴散阻障 或兹刻止層108之材料之方法在本技術領域中為眾所知， 且可包含下列傳統操作··形成一光阻層，暴露及顯影該光 阻層，與蝕刻銅擴散阻障或蝕刻止層1〇8之暴露部份以形 成該等桿110。如圖5所示，該等桿11〇具有一顯示有方 向性蝕刻之垂直側壁。但是，本發明未受限於藉由有方向 性蝕刻來形成該等桿110或其他增強結構。機械性增強結 構也可藉由無方向性蝕刻，或無方向性及有方向性蝕刻操 作之組合來形成。熟悉本技術領域者應可認知無方向性蝕 刻化學操作將產生具有漸尖，亦即傾斜之側壁，之增強結 構。該等桿110之位置是基於，至少一部份，該等互連線 與通道應形成於該互連位準之何處來受到選擇。換句話說 ’該等桿110之位置是選擇成為不致干擾該等互連線與通 道之形成。除此之外，該等桿11 〇之位置受到選擇以致， 至符合他們之增強功能之可能極限，該等桿與該等互連線 彼此有相當間隔，因為他們之介質常數高於將用以形成層 -12 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公愛) 531830 A7
内：：：主體之❹介質材料的介質常數。 =圖广根據本發明之許多其他增強結構受到展示 。該寺桿1 1 〇之一丁g鉬闰σ s ^ /見圖疋展示成為頂表面110a。一頂表 栅㈣結構1表面604對應於一 =二二該增強結構具有—複雜多邊形之形狀。頂表 面應於：圓柱型桿。頂表面_對應於-增強結構 ·! 裝 t技/例° Μ本技術領域且閱讀本發明之人應可明睁 本發明之增強結構未受限於任何特定形狀。 瞭 22圖7’應可看出，在桿110形成之後，-低k介 貝=:12形成於桿110之上與週圍。在展示之範例中 ，低k介質材料i i 2是_客a $ 疋夕孔溥腠，例如中度多孔SiO，或 且具有介於^肖2·8之間的介質常數。低k 訂
二V: 112《形成可透過材料之沉冑’藉由化學氣相沉 只（）或織鍵技術，來達成。低！^介質材料112是高度 ::材料’且具有低於以前技術之二氧化矽介質層之機 強度。 圖8展示圖7之結構’在化學機械研磨已受到執行以產 生-低k介質材料112之平坦化表面之後。一般而言，低 k介質材料112之研磨後高度實質上等於桿ιι〇之高度。 換句話說’層U2之研磨後頂表面是位於桿⑴之了^面 (平面㈣，或該平面的製造容限以卜應可瞭解，因為 構成該等桿之材料與構成圍繞該介質層之材料之不同物理 特性，該等桿之頂表面與該介質層之頂表面間之垂直距離 可藉由研磨程序來受到某種程度之調整’如果想要的話。 -13- 531830 A7
=地：低W質材料112可經歷一老化或硬化程序以 s加其〇孔性。此增加之多孔性有利
積體電路之電氣節點夕卩^的耸斗不、 J : 包才飞即點《間的寄生電客。桿110提供抵抗在 處理步驟，例如CMP中合if i禺夕兮竺士 α Λ 甲遇又该寺力所需之機械強度與 %疋度。 圖9展π圖8之結構，在壕溝開孔114與通道開孔⑴ 已飯刻進入低k介質材料112之後。壤溝開孔u4與通道 開孔116符合用以形成金屬互連之鑲嵌方法。在無任何實 質干涉處理操作之下，—包含壕溝與通❹孔之充填之金 屬化程序通常稱為-雙重m序。該等鑲嵌壕溝與通道 開孔之圖樣化在本技術領域之文獻中受到詳細記載，且將 不更詳細說明於本文。 圖10展π圖9之結構，在一銅擴散阻障2〇4形成於壕溝 開孔Η4與通道開孔116之表面上之後。各種銅擴散阻障 為眾所知，其中一些是導電的且另外一些是不導電的。在 展示之實例中，銅擴散阻障204是藉由TiNSi來形成。應 注意的是，其他材料也可受到使用，其中包含，但不限於 ，TiN，TaN與Ta。一銅種子層形成於阻障2〇4之上，且 銅206受到沉積（亦即電鍍）以填充通道開孔116與壕溝ιΐ4 。過多之銅是藉由化學機械研磨來移除。 圖11 -12是展示根據本發明之程序之流程圖。圖丨丨展示 一形成一介質層之方法，其中該介質層具有嵌入之機械性 增強結構。圖12展示一形成互連於一積體電路之方法，其 中包含形成一具有增強結構之介質層。 -14 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公愛） 531830 五、發明説明（12 圖11展示一方法，其中至一 構是自-銅擴散阻障或餘刻止 ^向^非導電增強結 。該等桿，或具有其他形;板之上⑽） 來形成，其中包含，但不限於，：構.，可利用-些材料 :H’只要該等材料提供增加隨❹成==’與 械性增強，與只要他們提供 孔曰所需《機 止層之所要功能。4:===^^ 疋和·狀，或其他幾何型態，皆 ··’、_ 圖樣化。接著，一介質；，J=傳統光刻方法來受到 如，但不限於，一高度；孔二：疋機械上較弱之材料’例 間洲卜高度多孔材料可藉由一些方法來⑽強:中構^ =、’但^於’化學氣相沉積與織鍵技術。在藉由處理操 積心後’其中包含，但不限於，硬化與老化，此種 材料之多孔性可受到增加。 圖12展不-程序，其中包含形成一厚銅擴散阻障或姓刻 阻止層於金屬導體與-層内介質之上（4〇2)。這通常是藉由 形成一銅擴散阻障或蝕刻止層於一先前形成之c u鑲嵌互 連位準之上來達成。此厚銅擴散阻障或蝕刻止層可利用一 些材料來形成，如前所提及，其中包含，但不限於，ΜΝ 、，SiOC，SiC，與a_CN: η,尸、要該等材料提供隨後形成 <介質層所需之機械性增強’與只要他們提供通道開孔蝕 刻操作之銅擴散阻障及/或蝕刻止層之所要功能。該厚銅擴 散阻障或蝕刻止層接著受到圖樣化以形成一或更多增強結 構，與一薄銅擴散阻障或蝕刻止層（404)。傳統之光刻技術 本纸張尺度制巾® g家鮮(CNS) M規格(21QX 297公董） 裝 訂 (13 ) 可用以自該厚銅擴散阻障或蝕刻止層圖樣化該等增強結構 低k介質層接著形成於該等增強結構之上與週圍，與 該銅擴散阻障或蝕刻止層之該等薄部份之上（4〇6)。該低k ;丨貝層接著受到平坦化，通常是藉由化學機械研磨，以致 該低k層之頂表面實質上等高於該等增強結構之頂表面 (4〇8)。該低k介質層通常是利用一種材料來形成，且該種 材料提供之介質常數低於形成銅擴散阻障或蝕刻止層之材 料之介質常數。嵌入之金屬互連接著根據已知之鑲嵌金屬 化技術來形成於該低k介質層（41〇)。換句話說，壕溝且在 些範例中壕溝與通道開孔，形成於該低k介質材料，且 在形成任何所需之阻障或種子層之後，一金屬，例如銅或 一銅合金，電鍍於該等壕溝與通道開孔。在通道開孔形成 於低k介貝層之範例中，位於通道開孔以下之銅擴散阻障 或蝕刻止層之薄部份，在一分離之操作中，受到蝕刻以暴 露一位於其下之金屬互連線。 結論 本發明之實例提供積體電路之低介質常數絕緣層之結構 支撐與機械性增強。根據本發明之一方面之方法藉由提供 增強組件來整合高度多孔介質材料於Cu鑲嵌互連9結構，該 等增強組件是藉由相同於形成銅擴散阻障或蝕刻止層之材 料來製造，且該蝕刻止層位於下面互連位準之以鋼為基礎 之互連線之上。該等增強組件，或結構，垂直上升通過通 道與金屬層，且因而提供穩定度給一機械上較弱之介質材 料’且該介質材料通常具有較低之介質常數。 531830 五、發明説明（14 本發月《一些實例之一優點是具有一 數之絕緣層結構受到產生，其中本μ《介質常 ，但具有非常低介質常二：：-機械上較弱較高介質常數之材料，且該絕緣層結具有 本發明之—！：：械：磨’所必需之機械強度。 熱傳導能力高二2該等增強結構所提供之 導能力。以此方/度：孔介貝材料單獨所能提供之熱傳 式，孩寺增強結構提供自一積f玖、+ 路組件，例如電阻器，二極體，與電晶體，；：？：電 之好處。 ％ 0曰51導熱量離開 例：發用針對示範實例之各種變更與置換來建構。建構於包…外之材料，例”化二 構，以形成該等金屬互連線。 "來建 ==領域者應可輕易明瞭，在不脫離本發明之原 ”範可《下，可對於本發明之細節，材料，與零件之配 置及操作進行各種其他變更’其中該等細節，材料，與愛 件之配置及操作已受到說明及展示以解釋本發明之本質Y 且本發明之原理與範疇表示於附加之申請專利範圍。 -17, 本紙張尺度適用中國國家標準(CNS) A4规格(210X 297公釐） 531830 A7 B7 五、發明説明（15 ) 元件符號說明 101 基板 102 第一介質層 104 銅擴散阻障 106 銅，或銅合金内部份 108 厚銅擴散阻障層（或蝕刻止層） 110 桿 110a ;頂表面 112 低k介質材料層 114 壕溝開孔 204 銅擴散阻障 206 銅 602 、 604 、 606 、 608 頂表面 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)

Claims (1)

  1. 531830
    l · 一種半導體製作程序，包含·· 形成一具有第一厚度之非導電銅擴散阻障層於一基 板； 圖樣化孩銅擴散阻障層，以致多個分隔之桿受到形成 一每和' 具有一頂表面，且以致該銅擴散阻障在該等分 隔之桿之間具有第二，非零之厚度； 形成一介質層於該等桿之上且鄰接該等桿，其中該介 質層具有一頂表面；與 移除孩介質層之一部份，以致其之頂表面實質上等高 於該等桿之該等頂表面。 2·如申請專利範圍第丨項之程序，其中該基板包含多個分 隔之以銅為基礎之互連線與電氣絕緣材料，其中該電氣 絕緣材料置於該等分隔之以銅為基礎之互連線之間。 ^ ·如申叫專利範圍第2項之程序，其中銅擴散阻障層是自 一群組中選出之一材料，其中該群組包含Sic，siN， a-CN : Η與摻碳之矽氧化物。 4 ·如申叫專利範圍第2項之程序，進一步包含使得該介質 層硬化。 5·如申請專利範圍第2項之程序，進一步包含使得該介質 層老化。 6·如申印專利範圍第2項之程序，進一步包含形成壕溝與 通道開孔於介質層。 7.如申請專利範圍第6項之程序，其中形成介質層包含沉 積一矽之氧化物。
    裝
    OJU 六 圍範利 專請 中 A BCD •如申請專利範圍第6頊之γ 低k材料、 /、 序，其中形成介質層包含^ 他k材科义化學氣相沉積。 9 ·如申請專利範圍第6項乏妒 鍍一低k材料。 / \ I貝層包口 10·如申請專利範圍第1項 , /、裎序，其中介質層之介質常婁 -;鋼擴散阻障層之介質常數。 U•一種介質結構，包含： 非12 #、Γ板上之^個増強結構，該等增強結構包含〆 障礙％與料’孩非導電材料充當阻止銅原子擴散通過2 一置於該等桿週圍之低k介質材料。 12·如申請專利範圍第丨丨 甘士，，a # a ;丨貝結構，其中孩非導電材科 已含自一群組中選出之一；fef4£L -Μ., ^ 材科，其中該群組包含碳化石夕 ’氮化矽，與a-CN ·· Η。 13·如申請專利範㈣η項之介質結構，其中該等增 是垂直導向。 構 14·如申請專利範圍帛13項之介質結構，其中該等增強結 是塑造成為垂直導向之桿。 15.如申請專利範圍第13項之介質結構，其中該等桿具有〜 矩形基底。 16·—種積體電路，包含： 一具有互連之電氣組件之基板； 置於孩基板上之第一層，第一層是一電氣絕緣層與〜 銅擴散阻障； .20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱·) 531830 A8 B8 C8
    赏呈夺问之增強钻 含相同於第-層之材料，且與第-層是連：：：其” -置於第-層之低k介質層，以致該貝入拼與 該至少一增強結構。 A 4質層圍續 17.如申請專利範圍第16項之 具有壕溝。 介質層 18.如申請專利範圍第 等壕溝之金屬。 19·如申請專利範圍第 17項之積體電路，進-步包含置於該 18項之積體電路’其中該金屬包含銅
    装 20·—種半導體製作程序，包含： 沉積具有第一厚度之第一層於一晶圓 訂 圖樣化第-層’以致多個增強結構自第一層之一美底 部份延伸，該基底部份具有小於第_厚度之第二厚7 該等結構皆具有一頂表面； 又
    沉積一多&介質材料於該等增強結構之丨與鄰接該 等增強結構，纟中該多孔介質材料具有一空洞比率；及 研磨該多孔介質材料，以致其之—頂表面實質上等高 於該等結構之該等頂表面；與 處理該多孔介質材料，以致空洞比率受到增加。 2 1 ·如申請專利範圍第20項之程序，其中該多孔介質材料之 介質常數低於該等增強結構之介質常數。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984581B2 (en) * 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
US6667239B2 (en) 2001-01-23 2003-12-23 Asml Us, Inc. Chemical mechanical polishing of copper-oxide damascene structures
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
US20030008129A1 (en) * 2001-06-27 2003-01-09 International Business Machines Corporation Dielectric material and process of insulating a semiconductor device using same
US6723653B1 (en) * 2001-08-17 2004-04-20 Lsi Logic Corporation Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material
JP3790469B2 (ja) * 2001-12-21 2006-06-28 富士通株式会社 半導体装置
US6803662B2 (en) * 2001-12-21 2004-10-12 International Business Machines Corporation Low dielectric constant material reinforcement for improved electromigration reliability
US6566244B1 (en) * 2002-05-03 2003-05-20 Lsi Logic Corporation Process for improving mechanical strength of layers of low k dielectric material
US6774037B2 (en) * 2002-05-17 2004-08-10 Intel Corporation Method integrating polymeric interlayer dielectric in integrated circuits
US6734533B2 (en) * 2002-05-30 2004-05-11 Intel Corporation Electron-beam treated CDO films
JP4076131B2 (ja) * 2002-06-07 2008-04-16 富士通株式会社 半導体装置の製造方法
JP4005873B2 (ja) * 2002-08-15 2007-11-14 株式会社東芝 半導体装置
US6861376B1 (en) * 2002-10-10 2005-03-01 Taiwan Semiconductor Manufacturing Co. Photoresist scum free process for via first dual damascene process
US7092205B1 (en) 2002-10-29 2006-08-15 Seagate Technology Llc Isolated transducer portions in magnetic heads
US7303985B2 (en) 2003-11-17 2007-12-04 Intel Corporation Zeolite-carbon doped oxide composite low k dielectric
JP2005217162A (ja) * 2004-01-29 2005-08-11 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
KR101044611B1 (ko) 2004-06-25 2011-06-29 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR101081852B1 (ko) * 2004-06-25 2011-11-09 매그나칩 반도체 유한회사 반도체 소자 및 이의 금속 배선 형성 방법
US7538434B2 (en) * 2005-03-08 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnection with conductive polymer layer and method of forming the same
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
US7749896B2 (en) * 2005-08-23 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US7244660B2 (en) * 2005-10-31 2007-07-17 Spansion Llc Method for manufacturing a semiconductor component
US8043959B2 (en) * 2006-04-21 2011-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a low-k dielectric layer with improved damage resistance and chemical integrity
US7396757B2 (en) * 2006-07-11 2008-07-08 International Business Machines Corporation Interconnect structure with dielectric air gaps
KR100835423B1 (ko) * 2006-08-29 2008-06-04 동부일렉트로닉스 주식회사 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법
KR100792358B1 (ko) * 2006-09-29 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US7585758B2 (en) * 2006-11-06 2009-09-08 International Business Machines Corporation Interconnect layers without electromigration
US8394483B2 (en) * 2007-01-24 2013-03-12 Micron Technology, Inc. Two-dimensional arrays of holes with sub-lithographic diameters formed by block copolymer self-assembly
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US8557128B2 (en) 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
US8097175B2 (en) 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US7959975B2 (en) 2007-04-18 2011-06-14 Micron Technology, Inc. Methods of patterning a substrate
US8294139B2 (en) 2007-06-21 2012-10-23 Micron Technology, Inc. Multilayer antireflection coatings, structures and devices including the same and methods of making the same
US8372295B2 (en) 2007-04-20 2013-02-12 Micron Technology, Inc. Extensions of self-assembled structures to increased dimensions via a “bootstrap” self-templating method
US8404124B2 (en) 2007-06-12 2013-03-26 Micron Technology, Inc. Alternating self-assembling morphologies of diblock copolymers controlled by variations in surfaces
US8080615B2 (en) 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US8283258B2 (en) 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
US8999492B2 (en) 2008-02-05 2015-04-07 Micron Technology, Inc. Method to produce nanometer-sized features with directed assembly of block copolymers
US8101261B2 (en) * 2008-02-13 2012-01-24 Micron Technology, Inc. One-dimensional arrays of block copolymer cylinders and applications thereof
US8425982B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Methods of improving long range order in self-assembly of block copolymer films with ionic liquids
US8426313B2 (en) 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8114300B2 (en) * 2008-04-21 2012-02-14 Micron Technology, Inc. Multi-layer method for formation of registered arrays of cylindrical pores in polymer films
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
WO2010087392A1 (ja) * 2009-01-30 2010-08-05 日鉱金属株式会社 バリア機能を有する金属元素と触媒能を有する金属元素との合金膜を有する基板
KR101674057B1 (ko) * 2010-04-01 2016-11-08 삼성전자 주식회사 강화된 복합 절연막을 포함하는 반도체 칩 구조 및 그 제조 방법
CN102299095B (zh) 2010-06-22 2015-09-16 中国科学院微电子研究所 层间介质层、具有该介质层的半导体器件及制造方法
US8304493B2 (en) 2010-08-20 2012-11-06 Micron Technology, Inc. Methods of forming block copolymers
US8889544B2 (en) * 2011-02-16 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer as a chemical-mechanical polishing stop layer
CN102655113A (zh) * 2011-03-04 2012-09-05 中芯国际集成电路制造(上海)有限公司 互连结构的制作方法
CN102364669A (zh) * 2011-09-15 2012-02-29 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
US8900963B2 (en) 2011-11-02 2014-12-02 Micron Technology, Inc. Methods of forming semiconductor device structures, and related structures
US9330989B2 (en) 2012-09-28 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for chemical-mechanical planarization of a metal layer
US9087699B2 (en) 2012-10-05 2015-07-21 Micron Technology, Inc. Methods of forming an array of openings in a substrate, and related methods of forming a semiconductor device structure
US8802558B2 (en) * 2012-11-07 2014-08-12 International Business Machines Corporation Copper interconnect structures and methods of making same
US9229328B2 (en) 2013-05-02 2016-01-05 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures
US9177795B2 (en) 2013-09-27 2015-11-03 Micron Technology, Inc. Methods of forming nanostructures including metal oxides
US9391019B2 (en) * 2014-03-20 2016-07-12 Intel Corporation Scalable interconnect structures with selective via posts
US20170345766A1 (en) * 2016-05-31 2017-11-30 Globalfoundries Inc. Devices and methods of forming low resistivity noble metal interconnect with improved adhesion
CN113471163B (zh) * 2021-07-23 2023-06-20 重庆平创半导体研究院有限责任公司 一种晶圆互连结构及工艺

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5292689A (en) * 1992-09-04 1994-03-08 International Business Machines Corporation Method for planarizing semiconductor structure using subminimum features
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US5529240A (en) * 1994-08-18 1996-06-25 Riverwood International Corporation Carton bottle partition
EP0703611B1 (en) * 1994-08-31 2007-05-02 Texas Instruments Incorporated Method for insulating metal leads using a low dielectric constant material, and structures formed therewith
JPH11111843A (ja) * 1997-10-01 1999-04-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
JP3080071B2 (ja) * 1998-06-12 2000-08-21 日本電気株式会社 半導体装置及びその製造方法
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
JP2000183003A (ja) * 1998-10-07 2000-06-30 Toshiba Corp 銅系金属用研磨組成物および半導体装置の製造方法
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
US6100587A (en) * 1999-08-26 2000-08-08 Lucent Technologies Inc. Silicon carbide barrier layers for porous low dielectric constant materials
TW472350B (en) * 1999-08-27 2002-01-11 Texas Instruments Inc Si-rich surface layer capped diffusion barriers
US6610596B1 (en) * 1999-09-15 2003-08-26 Samsung Electronics Co., Ltd. Method of forming metal interconnection using plating and semiconductor device manufactured by the method
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
US6197681B1 (en) * 1999-12-31 2001-03-06 United Microelectronics Corp. Forming copper interconnects in dielectric materials with low constant dielectrics
US6521977B1 (en) * 2000-01-21 2003-02-18 International Business Machines Corporation Deuterium reservoirs and ingress paths
US20010015499A1 (en) * 2000-02-23 2001-08-23 Hiroshi Yuasa Semiconductor device and method for fabricating the same
US6380087B1 (en) * 2000-06-19 2002-04-30 Chartered Semiconductor Manufacturing Inc. CMP process utilizing dummy plugs in damascene process
US6531777B1 (en) * 2000-06-22 2003-03-11 Advanced Micro Devices, Inc. Barrier metal integrity testing using a dual level line to line leakage testing pattern and partial CMP
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
JP3448025B2 (ja) * 2000-10-31 2003-09-16 松下電器産業株式会社 半導体装置の製造方法
US6753258B1 (en) * 2000-11-03 2004-06-22 Applied Materials Inc. Integration scheme for dual damascene structure

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