TW518719B - Manufacturing method of contact plug - Google Patents
Manufacturing method of contact plug Download PDFInfo
- Publication number
- TW518719B TW518719B TW090126528A TW90126528A TW518719B TW 518719 B TW518719 B TW 518719B TW 090126528 A TW090126528 A TW 090126528A TW 90126528 A TW90126528 A TW 90126528A TW 518719 B TW518719 B TW 518719B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- conductive
- gate
- conductive structure
- scope
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract 5
- 239000000463 material Substances 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 241000167854 Bourreria succulenta Species 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 235000019693 cherries Nutrition 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 239000004575 stone Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 229910004541 SiN Inorganic materials 0.000 claims description 2
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 238000002360 preparation method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 117
- 239000011229 interlayer Substances 0.000 abstract description 3
- 125000006850 spacer group Chemical group 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 nitride nitride Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 201000004569 Blindness Diseases 0.000 description 1
- 235000010627 Phaseolus vulgaris Nutrition 0.000 description 1
- 244000046052 Phaseolus vulgaris Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- WIGAYVXYNSVZAV-UHFFFAOYSA-N ac1lavbc Chemical compound [W].[W] WIGAYVXYNSVZAV-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002305 electric material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010977 jade Substances 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/906—Dram with capacitor electrodes used for accessing, e.g. bit line is capacitor plate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
518719 五、發明說明（l) 本發明係有關於,i# jlL ^ ^ 分始+拉挪你皆、種+導體製程，特別有關於一種位 元線之接觸插塞的製作方法。 在記憶體產品如·退、、番_4、n D Λ μ
記憶體的製作上，為了；=AaM、堆®式眶、FLASH ^ ^ m m ^ s ^ 為了達到縮小曰曰片尺寸的目的，在傳統 ”導體製程中會採用自我對準接觸(seif aiigned 7電：構=距製。程’可以有^^^ 作上參i第1a圖至第ih圖，其顯示習知使用sac製程製 作接觸插塞的剖面示音圖。士楚彳 …囬不心圖。如弟1A圖所示，一p型矽基底 ·複Ϊ 淺溝隔離（ShaU〇w trench isQlatiQn， 3以）區12，用來隔絕相鄰之有效區域（active訂以，aa) 閘極A緣層1 4 ’形成於基底丨Q表面上；複數個間極導 電結構16卜164，係形成於閘極絕緣層14表面上，苴中每 一閘極導電結構16卜164是由一多晶矽層17、一矽化鎢層 1 8以及氮化矽覆蓋層1 9所構成；以及複數個N —型離子佈 植區20，係分別形成於相鄰之閘極導電結構16卜164之矽 基底ίο表面上。如第1B圖所示，首先在多晶矽層17與矽化 鎢層1 8之側壁上長成一氧化矽侧壁子22，再於整個閘極導 電結構16卜164側壁上形成一氮化矽侧壁子24，然後利用 閘極導電結構16卜164與氮化矽側壁子24作為幕罩，於N — 型離子佈植區20之曝露區域内形成一 N+型離子佈植區26。 其中，N+型離子佈植區26是用來作為一源/汲極區，而n — 型離子佈植區20則是用來作為一輕摻雜汲極（1 ighUy doped drain， LDD)。 0593-6809TWF;90074;Che r ry.p t d 第5頁 518719 五、發明說明（2) 如第1C圖所示，先於矽基底10之整個表面上沉積一氮 氧化矽（Si ON)線層28，再利用沉積與化學機械研磨（CMp) 製程，於Si ON線層28上形成一具有平坦表面之内層介電材 料（inter-layer dielectric，ILD)層 30，以填滿曰相鄰之 閘極導電結構1 6 1〜1 6 4的間隙。I l D層3 0之材質可選用 B一PSG、HDP、TE0S或是其組合材料。隨後，如第1D圖所 示，先於ILD層30上形成一具有位元線接觸洞圖案之第一 光阻層31，再將閘極導電結構161、162之間的丨^層“、
Si ON線層28去除，以形成一位元線接觸洞32，可 型離子佈植區26。接著mE圖所示，冑第—光阻声31 去除之後，先沉積一第一導電層，再利用回蝕刻製程二位 兀線接觸洞32内之第一導電層蝕刻至一預定高度，則殘留 之第一導電層可作為一位元線接觸插塞34。 、 接下來，如第1F圖所示，先於基底1〇表面上形呈 Γ一二 與氮化石夕覆蓋層19去除，以形成- 第一内Hi 2 /同36以及一第二内連線接觸洞38。其中， 曝露出矽化鎢層18表面，第一内籌161上方，可 極導電結構m之一側，可觸洞38則形成於間 後，如第1G圖所示，將第二曝^ΛΝ型離子佈植區26。其 有内連線圖形之第三光阻；39:層35 =之後’利用-具 ILD層3。去除。最後：二進广/程’將部分之 表面上沉積-第二導電/:，圖:斤：，先於基底10之整個 曰 ，以填滿第一内連線接觸洞3 6
518719
五、發明說明（3) 以及第一内連線接觸洞3 8，再利用CMP技術將第二導電； 上的弟二導電層40係用作為内連線結構4〇a，而殘 面 :内連線接觸洞36以及第二内連線接觸刪 層40係用作為-第―、第二内連線接觸插塞俱/ ^電 。然而’使用SAC製程具有以下幾個缺點··第一，當s 區12太大或有效區域之高低差（step height)而使微影 程產生對不準問題時、CMP製程無法提供丨LD層3〇適當之、 度或極佳之平坦性時，則會影響接觸洞之蝕刻輪廓，: 導致後續内連線結構之問題，如：位元線與字元線之間的 短路，或者位元線接觸洞瞎窗。第二，在進行位元線接 洞32之SAC蝕刻時，由於ILD層30與Si ON線層28之間的蝕刻 選擇比不夠大，亦即蝕刻停止能力不足，因此容易在淺_ 隔離區1 2中產生裂縫（seam)問題，進而導致位元線接觸插 塞34與基底1〇之間產生接合漏電（彳㈣以丨⑽leak叩幻現 象二第二’ SAC製程需要製作較厚之氮化矽覆蓋層丨9，這 會增加製私之熱預异，進而降低產品之電性品質（如： 第四’若要進一步縮小元件之設計，會 L 〇f f
Vt、U T 、 “ 遭遇到更困難之微影蝕刻問題。第五，在SAC製程中，僅 能使用SiN或SiON材質來製作覆蓋層19與侧壁子24，這合 增加製程材料之使用限制，而且會使多晶矽層17之漏曰 題惡化。 。1 有鑑於此，本發明提出一種位元線接觸插塞之製作方 法’以解決習知SAC製程所產生的缺點。
518719 五 發明說明（4) 提供ί二插製作方法，包括下列步驟:(a) „ ^ ^ ]極導電結構，其中每一閘極導電姓槿仫i 一閘極層以及一覆蓋； 等玉、、、。構係由 壁上形成有一側壁子構成，/母一閘極導電結構之側 襯塾層；（C)將該第一’P 於該基底之整個表面上形成一 社槿之Μ的兮、4閑極導電結構以及該第二閘極導雷 、:广襯墊層去除，以曝露出該第—閘極導電Λ U及該第二閘極導電結 闸裎導電結構 閘極導電结構以及1笛 間的基底表面；（d)於該第一 芦，Ι:;Γ1 閉極導電之間填滿-第-導電 導電層之高度與位於該閑極導電結構頂部 t ，層之馬度切齊或略高；（e)於該基底之整個表面 形成一具有平坦表面之内層介電材料層；（〇於該内層 ;丨電材料層中形成一接觸洞，以曝露出該第一導電層之表 面’以及（g)於该基底之整個表面上形成一第二導電層， 而位於該接觸洞内之該第二導電層係為一接觸插塞。。 圖式簡單說明： 第1 A圖至第1H圖顯示習知使用SAc製程製作接觸插塞 的剖面不意圖。 第2 A至2 J圖顯示本發明接觸插塞之製作方法的剖面示 意圖。 符號說明： 習知技術 P型矽基底〜10; 淺溝隔離區〜12; 閘極絕緣層〜1 4 ; 閘極導電結構〜1 6 1〜1 6 4 ;
0593-6809TWF;90074;Che r ry.p t d 第8頁 518719 五、發明說明（5) 多晶砍層〜1 7 ,· 氮化矽覆蓋層〜1 9 ; 氧化矽側壁子〜2 2，· N+型離子佈植區〜2 6 ,· ILD層〜30 ; 位元線接觸洞〜3 2 ; 第一内連線接觸洞〜3 6 三光阻層〜3 9 ; 本發明拮術 P型石夕基底〜5 0 ; 閘極絕緣層〜5 4 ; 多晶矽層〜5 7 ; 覆蓋層〜59 ; 第一側壁子〜62 ; N+型離子佈植區〜6 6 ; 第一光阻層〜69 ; 第二光阻層〜71 ; ILD層〜72 ; 位元線接觸洞〜7 41 ; 第二内連線接觸洞〜743 第四光阻層〜75 ; 實施例說明： 請參閱第2A至2J圖，其 法的剖面示意圖。如第2 A圖 石夕化鎢層〜1 8 ; N型離子佈植區〜2 0 ; 氮化矽側壁子〜2 4 ; 氮氧化矽線層〜28 ; 第一光阻層〜3 1 ; 位元線接觸插塞〜3 4 ; ’第二内連線接觸洞〜3 8 ; 第二導電層〜40。 淺溝隔離區〜5 2 ; 閘極導電結構〜561〜564 ; 碎化鱗層〜5 8 ; N一型離子佈植區〜6〇 ; 第二側壁子〜64 ; 襯墊層〜6 8 ; 第一導電層〜70 ; 電連接底墊〜7〇a ; 第三光阻層〜7 3 ; 苐 内連線接觸洞〜7 4 2 ; 第二導電層〜76。 顯示本發明接觸插塞之製作方 所示，以一P型矽基底50為例 國 0593-6809TWF;90074;Cherry.ptd 518719 五、發明說明（6) 2包含有：複數個淺溝隔離區52，用來隔絕相鄰 &域，一閘極絕緣層54，形成於基底5〇表面上；:= 電結構56卜564，係形成於閘極絕緣層54表面上，直甲 :::間極導電結構56卜564是由一多晶石夕層57、一石夕;匕 ，層58以及一覆蓋層59所構成；以及複數細型離子佈植 丄係分別形成於相鄰之閘極導電結構561〜π*之石夕】 ΐ切面上。其中，覆蓋層59之材質可為SiN、Si0N或i 辟上Π2一斤示，首先在多晶矽層57與矽化鎢層Μ之側 侧壁子62，再於整個間極導電結構561〜 ^乳化石夕，第二側壁子64之材質可選用SiN、si〇N或 疋乳化矽。然後，利用閘極導電結構56卜 =為幕罩’於N-型離子佈植區6。之曝露區域弟内：：土 一離子佈植區66。#中，N+型離子佈植區66是用來作為 :=極區’而N-型離子佈植區6〇則是用來作為一輕摻 雜 /及極（lightly doped drain，LDD)。 :第2C圖所示，先於矽基底5〇之整個表面上沉積一襯 墊曰68 ’其材質可選用Si 〇N、SiN或氧化石夕。狹後，如第 2D圖所示’利用―第—光阻層69進行 ㈣& ==細、563之間的部分觀塾層68去=J 出==電結構562、563之間的N+型離子佈植區66。跟著各 如弟2E圖所不，將第一光阻層69去除之後， 化學機械研磨⑽）製程’於基底5〇之整個表面上形成積」、
〇593-6809TWF;90074;Cherry.ptd 第10頁 518719 五、發明說明（7) 具有平坦表面之第一導電層7〇，並使第一導電層7〇之高度 與，極導電結構561〜564之頂部的襯墊層68之高度切齊或 略尚。第一導電層7〇之材質可選用多晶矽或其他導電材 料。隨後，如第2F圖所示，於第一導電層7〇上形成一第二 光阻層71，再以襯墊層68作為蝕刻停止層，將大部分之Z 二導電層70去除，則存留在閘極導電結構562、563之間的 第一導電層70可用作為一電連接底墊（landing pad)7〇a。 如第2G圖所示，將第二光阻層7丨去除之後，進 與CMP製程，以於基底5〇之整個表面上形成一具有平坦表、 面之ILD層72，以填滿相鄰之閘極導電結構561〜564的 隙。ILD層72之材質可選用BPSG、HDp、TE〇s或是豆组人 料。隨後，如第2H圖所示，先於ILDw2上形成具有°才 觸洞圖案之第三光阻層73，再將預^區域之ILD 、 =線層68與覆蓋層59去除’則可形成一位元線接觸洞 4、：ί 一内連線接觸洞742以及-第二内連線接觸洞 743。其中，位元線接觸洞741係位於 5:之間的電連接底塾70a上方；第一内連=觸： :成：間極T電結構561上方，且曝露出 係 面，第二内連線接觸洞743係形成於閘極 表 侧，可曝露出N+型離子佈植區66。 電…構564之一 如第21圖所示，將第三光阻層73去除之 有内連線圖形之第四光阻層75進行 具 ILD層72去除。最後，如第2J圖所示表矛將4刀之 除之後’先於基底50之整個表面上四先阻層75去 /儿積一弟二導電層76， 0593-6809TWF;90074;Cherry.ptd 第11頁 518719
=滿位元線接觸m41、第一内連線接觸洞742以及第二 =:觸m43 ’再利用CMP技術將第二導電層76細 ^之二面而度切背。第二導電層76之材質可選用多晶矽 =他導電材料。#此—來，IL]^72之表面上的第 係：作為=線/内連線結構，而殘留於位元線接 觸^741、苐-内連線接觸洞742以及第二 =内之第二導電層76b係、用作為—位元線接觸插塞、第一 内連線接觸插塞、第一内連線接觸插塞。 相較於習知技術，本發明方法具有以下優點： ’ 本發明是先製作電連接底墊7〇a ’再利用多晶石夕與氧化石夕 ::選擇比進行接觸洞之蝕刻，$而在電連接底墊7〇a上 1作位兀線接觸插塞76b，因此可以避免習知SAC蝕刻 所產生的接觸洞之蝕刻輪廓、内連線結構之短路或瞎 問題。第〔，本發明利用第一光阻層69作為罩$，； 地去除間極導電結構562、563之間的襯塾層68，而不二1 生較深之矽凹陷深度，且能防止在淺溝隔離區52中產生 縫問題，因此可避免接觸插塞與基底5〇之間產生接合漏電 (junCtlon leakage)現象。第三，位元線接觸插塞7化盥 電連接底塾70a與石夕基材具有極佳之歐姆式接觸，故可^ 供穩定之接觸電阻。第四，本發明可使用較薄之覆蓋声 59，故能有效降低熱預算，進而提昇產品之電性品質: 五，若要進一步縮小元件之設計，本發明方法仍可適用， 不會遭遇到S A C製程所面臨之微影餘刻問題。第>， 明不僅能使用SiN或Si0N材質來製作覆蓋層59與^二侧壁
518719
五、發明說明（9) 子6 4 ’還可使用氧化矽材質，故可減少製程材料之使 值得注意的是，在較佳實施例中，當襯墊層68為用。 時，則ILD層72可使用BPSG材質；當襯墊層68為氧化石 材質時，則ILD層72可使用不含硼、磷之介電材質，此目 的乃是防止硼、磷離子擴散進入矽基底5〇，以確俘 穩定性。 μ示tl件之 本發明已以-較佳實施例揭露如上，然 艮，本發明’任何熟習此技藝者，在不脫離本發明之 :範圍内，當可作些許之更動與潤飾，因此本發明之 範圍當視後附之申請專利範圍所界定者為準。
Claims (1)
- 518719六、申請專利範圍 1 ·種接觸插塞之製作方法，包括下列步驟： (a)提供一半導體基底，其表面上設有依序相鄰之一 ㊁：：極導電結構、一第二開極導電結構、一第三閉極導 構與該第三問極導電結構係位於一有效區域内；電- 之办於該第二閉極導電結構以及該第三閘極導電結構 之玉隙内填滿一第一導電層； 層入基底之整個表面上形成-具有平坦表面之内 結構與該第四閘極導電結構之空隙； 第1極導電 (d )於該内層介^ΎΤλ 出該第-導電層之表面:及成一位元線接觸洞’以曝露 (e)於該位元線接觸洞内填滿一第二導電層， 為一位元線接觸插塞。 用作 法 2jl ΐ二=專利圍第1項所述之接觸插塞之製作方 其中該第一導電層係為多晶硬材質。 作方 3 ·如申請專利範圍篦】馆 法 其中該第一導電2 插塞之製作方 rhi、仏姑i — 表作方法包含有下列步驟： 2 = Γ &之整個表面上沉積該第一導電声· ㈤)利用化學機械研磨(CMP)製程，以使二層， 層之表面平坦化，並使該第一導I 二第—導電 電結構之高度切齊或略高；以及層之问度與母一閘極導 r (二)刻製程’將大部分之該第1雷思 僅使該第-，層存留在第二、第三閘去0593-6809TWF1;90074;Cherry.ptc 第14頁 518719£_ 號 9〇12fi52S 六、申請專利範圍 間的空隙。 法Λ 利ϊ圍第1項所述之接觸插塞之製作方 / r心* ▲《極導電結構包含有—閘極層與—覆篆禺 法，其中該覆蓋層係由以Λ Λ Ζ作方 SiON以及氧化矽。 材質所構成· SiN、 乂：Π專利範圍第1項所述之接觸插塞之製作方 BPSG、HDP氧化矽以及TE〇s。 種材質所構成： 二：：:青專利範圍扪項所述之接觸插塞之 法該步驟⑷可同時於該内層介電 = 線接觸洞係曝露出該第-閘極導電結構之頂部 連線接觸洞係曝露出該第四閑極導電結構之外^ ^内 面〇 8·如申凊專利範圍第7項所述之接觸插塞之 法，其中該步驟（e)可同時將該第二導電層填滿該 連線接觸洞與該第二内連線接觸洞，以分別用Λ 内 線接觸插塞。 f馬一内連 9·如申請專利範圍第1項所述之接觸插塞之 法，其中該半導體基底内包含有兩個淺溝隔離區 八 別設置於該第一閘極導電結構與該第二閘極導電妹播，、为 間、該第三閘極導電結構與該第四閘極導電結:之 以定義該有效區域。 < 間’用 10· —種接觸插塞之製作方法，包括下列步0593-6809TWF1;90074;Cherry.ptc 第15頁號 9Q19.RR9» 六、申請專利範圍 (a)提供一半導轉其虎 ^ 第一閘極導電妹構、/、表面上設有依序相鄰之一 電結構以及一第四門标|一閘極導電結構、一第三開極導 構與t g - ^ Θ極^電結構，其中該第二閘極導電社 傅兴遺第二閘極導電*士播 π电、、、口 : 之空隙内填滿一第一導電層&及該第·"間極導電結構 (c)於該基底之聲初本 層介雷；β - 表面上形成一具有平坦表面之内 導電結構與該第二閘極導電社：：：並填Ϊ該第-閉極 結構與該第四閘極導電結構之空隙； 等電 館刊（d)«於該Λ層介電層内形成一第’一接觸洞、一第二接 一 i t逡=第二接觸洞，其中該第一接觸洞係曝露出該第 ::極：電結構之頂部，該第二接觸洞係曝露出該第 θ之面，該第二接觸洞係曝露出該第四閘極導電 之外側基底表面；以及 守电〜構 (e)於該第一接觸洞、該第二接觸洞以及該第三 内填滿-第二導電層，則位於該第二接觸洞内 觸二 導電層係作為一位元線接觸插塞。 法 Π·如申請專利範圍第10項所述之接觸插塞之製作 其中該第一導電層係為多晶矽材質。 法 12·如申請專利範圍第1〇項所述之接觸插塞之製作方 其中該第一導電層之製作方法包含有下列步驟： (bl)於該基底之整個表面上沉積該第一導電層；0593-6809TWFl;90074;Cherry.ptc 第16頁 (b2)利用化學機械研磨（CMp)製程，以使該第—導電 層之表面平坦化’並使該第一導電層之高度與每_閘極導 518719 -一案號 90126528 年^月 日 修正 六、申請專利範圍 ' - 電結構之高度切齊或略高；以及 (b 3 )進行微影蝕刻製程，將大部分之該第一導電層去 除’僅使該第一導電層存留在第二、第三閘極導電結構之 間的空隙。 13 ·如申請專利範圍第丨〇項所述之接觸插塞之製作方 法，其中每一閘極導電結構包含有一閘極層與一覆蓋層。 1 4·如申請專利範圍第i 3項所述之接觸插塞之製作方 法’其中該覆蓋層係由以下任一種材質所構成· s丨N、 Si ON以及氧化石夕。 、I5·如申請專利範圍第10項所述之接觸插塞之製作 法，其中該内層介電材料層係由以下任一種 BPSG、HDP氧化矽以及TE〇s。 厅構成· 、I6·如申請專利範圍第10項所述之接觸插塞之製 法，其中位於該第一接觸洞與該第三接觸洞内之該 電層係分別作為一内連線接觸插塞。 Μ —導 半，^如Λ請專利範圍第10項所述之接觸插塞之製作士 別-i於=導體基底内包含有兩個淺溝隔離區域’传 間、該第三問極導電結構與該第四間極結構之 以定義該有效區域。 导電π構之間，用 18· 一種接觸插塞之製作方法， (a)提供一半導體基底，其表面上設 戽Τ · 第一閘極導電結構、一第二閘極導 &序相鄰之〜 構與該第三閘極導電結構1位於一有效:^二間極導電結 HinifWJlUAmiPULA. . ..... ___________________________ ' --- 域内，0593-6809TWFl；90074;Cherry.ptc $ 17頁 電結構以及一第四閘極導電結構，: =第三閘極導 518719 皇號 90126.1 年 91· 9·2 6 六、申請專概圍 ""' ---~~ 於該基底之整個表面上形成一襯墊層； (C)將該第二閘極導電結構以及嗲 之間的部分該褊執s丄w Μ第一間極導電結構 二J “襯墊層去除，U曝露出以及該第三閉極導電結構之S的基底表面.導電、，、。構 (d)於該第二閘極導-衣47 ’ 之間埴喁篦道兩導電、、Ό構以及該第三閘極導電結構 之间填滿一第一導電層，且一 辦 該閘極導# feb H 了胃# 〇>； 導電層之高度與位於 该閘桂導電結構頂部之該襯墊層之高度切齊· 層介(電Ο材於料該 ^電結構血‘篦一〖盖該第一導電㉟，並填滿$第-閘極 缺構^ SI μ Γ甲極導電結構之空隙、該第三閘極導電 、…構與該第四閘極導電結構之空隙； (〇於該内層介電層内形成一第一接觸洞、一接 觸洞以及一第=接觞刊，甘士斗松 ^ - pm φ ί : 其中該第—接觸洞係、曝露出該第 ψ 電、、、"構之頂部，該第二接觸洞係曝露出該第一導 I = ί面，該第三接觸洞係曝露出該第四閘極導電結構 之外側基底表面；以及 、（g)於該第一接觸洞、該第二接觸洞以及該第三接觸 洞内填滿-第二導電層，則位於該第二接觸洞内之該第二 導電層係作為一位元線接觸插塞。。 19·如申請專利範圍第18項所述之接觸插塞之製作方 其中該第一導電層係為多晶矽材質。 20·如申請專利範圍第18項所述之接觸插塞之製作方 其中該第一導電層之製作方法包含有下列步驟： (bl)於該基底之整個表面上沉積該第一導電層； (b2)利用化學機械研磨（CMp)製程，以使該第一導電法 法0593 - 6809TW1; 90074 ;Che r ry. pt c第18頁 81. 518719 __案號 9012fiR?S 六、申請專利範圍 年 月 曰 修正層之表面平坦化，並使該第一導電層之高度與每一閘極 電結構之高度切齊或略高；以及 (b3 )進行微影蝕刻製程，將大部分之該第一導電層去 除’僅使該第一導電層存留在第二、第三閘極導電結構 間的空隙。 < 2 1 ·如申請專利範圍第1 8項所述之接觸插塞之製作方 法’其中該襯塾層係由以下任一種材質所構成：Si〇N、 S i N以及氧化矽。 22·如申請專利範圍第18項所述之接觸插塞之製作方 法，其中每一閘極導電結構係由一閘極層以及一覆蓋屉 構成。 斤 23·如申請專利範圍第22項所述之接觸插塞之製作方 法’其中該覆蓋層係由以下任一種材質所構成：SiN、 Si ON以及氧化矽。 24·如申請專利範圍第18項所述之接觸插塞之製作方 法，其中該内層介電材料層係由以下至少一種材質所 成：BPSG、HDP氧化矽以及TE〇s。 25·如申請專利範圍第18項所述之接觸插塞之製作方 法’其中每一閘極導電結構之側壁上形成有一側壁子 26·如申請專利範圍第25項所述之接觸插塞之製作方 法，其中該侧壁子係由以下至少一種材質所構成·· s丨n、 Si ON以及氧化矽。 ' 27·如申請專利範圍第18項所述之接觸插塞之製作方 法’其中該半導體基底内包含有兩個淺溝隔離區域，係八 別設置於該第一閘極導電結構與該第二閘極導電結構‘刀0593-6809TWF1;90074;Che r ry.pt c 第19頁 518719 案號 90126528_年月日_修正 六、申請專利範圍 間、該第三閘極導電結構與該第四閘極導電結構之間，用 以定義該有效區域。 IBB 0593-6809TWFl;90074;Cherry.ptc 第20頁 518719 案虼 90126528 年月曰 修正518719 案號 90126528 9i 9 26 年 η 曰 修正518719 案號 90126528 年曰 修正 _V. 工 涵to \ u> 〇 〇 二 h 〇 CT P 00 518719 案號 90126528 年 月 曰 修正518719 案號90126528 年月日 修正518719 案號90126528 年 月 曰 正 修76a 76b76a 70a 76b76a 76b OO^J CX)V〇
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090126528A TW518719B (en) | 2001-10-26 | 2001-10-26 | Manufacturing method of contact plug |
| US10/061,646 US6548394B1 (en) | 2001-10-26 | 2002-02-01 | Method of forming contact plugs |
| DE10206149A DE10206149C1 (de) | 2001-10-26 | 2002-02-14 | Verfahren zur Herstellung von Kontakten |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW090126528A TW518719B (en) | 2001-10-26 | 2001-10-26 | Manufacturing method of contact plug |
| DE10206149A DE10206149C1 (de) | 2001-10-26 | 2002-02-14 | Verfahren zur Herstellung von Kontakten |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW518719B true TW518719B (en) | 2003-01-21 |
Family
ID=29737569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090126528A TW518719B (en) | 2001-10-26 | 2001-10-26 | Manufacturing method of contact plug |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6548394B1 (zh) |
| DE (1) | DE10206149C1 (zh) |
| TW (1) | TW518719B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7932101B2 (en) | 2005-11-15 | 2011-04-26 | Macronix International Co., Ltd. | Thermally contained/insulated phase change memory device and method |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573132B1 (en) * | 1999-03-25 | 2003-06-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having contacts self-aligned with a gate electrode thereof |
| KR100400033B1 (ko) * | 2001-02-08 | 2003-09-29 | 삼성전자주식회사 | 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법 |
| US6753252B2 (en) * | 2001-05-18 | 2004-06-22 | Infineon Technologies Ag | Contact plug formation for devices with stacked capacitors |
| KR100475084B1 (ko) * | 2002-08-02 | 2005-03-10 | 삼성전자주식회사 | Ｄｒａｍ 반도체 소자 및 그 제조방법 |
| US6903022B2 (en) * | 2002-10-03 | 2005-06-07 | Promos Technologies Inc. | Method of forming contact hole |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| US7098141B1 (en) * | 2003-03-03 | 2006-08-29 | Lam Research Corporation | Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures |
| TW200425298A (en) * | 2003-05-01 | 2004-11-16 | Nanya Technology Corp | Fabrication method for a damascene bitline contact |
| US7259083B2 (en) * | 2004-10-22 | 2007-08-21 | Lsi Corporation | Local interconnect manufacturing process |
| JP4215787B2 (ja) * | 2005-09-15 | 2009-01-28 | エルピーダメモリ株式会社 | 半導体集積回路装置およびその製造方法 |
| US20070202677A1 (en) | 2006-02-27 | 2007-08-30 | Micron Technology, Inc. | Contact formation |
| KR100818708B1 (ko) * | 2006-08-18 | 2008-04-01 | 주식회사 하이닉스반도체 | 표면 세정을 포함하는 반도체소자 제조방법 |
| US8207041B2 (en) | 2010-03-09 | 2012-06-26 | Micron Technology, Inc. | Semiconductor processing methods |
| JP5279807B2 (ja) * | 2010-12-08 | 2013-09-04 | 株式会社東芝 | 半導体装置およびその製造方法 |
| CN102810463B (zh) * | 2011-06-01 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 接触孔刻蚀方法 |
| CN104576510B (zh) * | 2013-10-24 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 自对准接触孔刻蚀方法 |
| US9960256B2 (en) * | 2014-05-20 | 2018-05-01 | Globalfoundries Inc. | Merged gate and source/drain contacts in a semiconductor device |
| US9378968B2 (en) * | 2014-09-02 | 2016-06-28 | United Microelectronics Corporation | Method for planarizing semiconductor device |
| JP6486137B2 (ja) * | 2015-02-16 | 2019-03-20 | キヤノン株式会社 | 半導体装置の製造方法 |
| US9780199B2 (en) | 2015-09-23 | 2017-10-03 | United Microelectronics Corp. | Method for forming semiconductor device |
| TWI660438B (zh) | 2015-09-23 | 2019-05-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2934325B2 (ja) * | 1990-05-02 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE19629736C2 (de) * | 1996-01-26 | 2000-12-14 | Mitsubishi Electric Corp | Halbleitereinrichtung mit selbstjustierendem Kontakt und Herstellungsverfahren dafür |
| US6214658B1 (en) * | 1996-12-09 | 2001-04-10 | Texas Instruments Incorporated | Self-aligned contact structure and method |
| US6090697A (en) * | 1997-06-30 | 2000-07-18 | Texas Instruments Incorporated | Etchstop for integrated circuits |
| US6271555B1 (en) * | 1998-03-31 | 2001-08-07 | International Business Machines Corporation | Borderless wordline for DRAM cell |
| JP3241020B2 (ja) * | 1999-03-26 | 2001-12-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
-
2001
- 2001-10-26 TW TW090126528A patent/TW518719B/zh not_active IP Right Cessation
-
2002
- 2002-02-01 US US10/061,646 patent/US6548394B1/en not_active Expired - Lifetime
- 2002-02-14 DE DE10206149A patent/DE10206149C1/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7932101B2 (en) | 2005-11-15 | 2011-04-26 | Macronix International Co., Ltd. | Thermally contained/insulated phase change memory device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US6548394B1 (en) | 2003-04-15 |
| US20030082900A1 (en) | 2003-05-01 |
| DE10206149C1 (de) | 2003-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW518719B (en) | Manufacturing method of contact plug | |
| TWI278964B (en) | Semiconductor device and method of manufacturing the same | |
| JP3557334B2 (ja) | Ｍｏｓｆｅｔデバイスおよびその製造方法 | |
| US7655525B2 (en) | Semiconductor device free of gate spacer stress and method of manufacturing the same | |
| TW550687B (en) | Semiconductor device | |
| TW399330B (en) | Semiconductor device, memory cell, and processes for forming them | |
| TW441128B (en) | Semiconductor device and method for producing the same | |
| US9275895B2 (en) | Semiconductor component and methods for producing a semiconductor component | |
| KR20120041642A (ko) | 반도체 소자 | |
| KR100799125B1 (ko) | 캐패시터를 구비한 반도체 소자의 제조방법 | |
| CN108231774A (zh) | 具有沟槽型器件隔离膜的半导体器件 | |
| TW559948B (en) | Semiconductor device | |
| JP2007005575A (ja) | 半導体装置およびその製造方法 | |
| CN105990336B (zh) | 半导体器件结构及其形成方法 | |
| US5514910A (en) | Semiconductor device having multi-level interconnection structure | |
| US11075292B2 (en) | Insulated gate bipolar transistor, and manufacturing method therefor | |
| TW200425298A (en) | Fabrication method for a damascene bitline contact | |
| US7649218B2 (en) | Lateral MOS transistor and method for manufacturing thereof | |
| TW200426999A (en) | Memory cell with partly vertical channel and the manufacturing method thereof | |
| US6903022B2 (en) | Method of forming contact hole | |
| US7227228B2 (en) | Silicon on insulator device and method of manufacturing the same | |
| US7674681B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2005150375A (ja) | 半導体装置およびその製造方法 | |
| TW543149B (en) | Formation method of contact | |
| TWI235458B (en) | MOS transistor and fabrication method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MK4A | Expiration of patent term of an invention patent |