TW517454B - Method and apparatus for controlling compensated buffers - Google Patents
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Description
517454 五、發明說明(1) 背景 隨著科技進步 / 电日日體在一晶粒中之數目,f造於本墓 :晶:、::ϊ粒數及半導體晶圓全部尺寸均會ί: Γ 且有;變化可導致€晶體跨接於-半導體晶圓而 很ΪΞ; i f能特性,料導致半導體晶圓上之晶粒 用大致上二:::有不同之操作,即使它們的製造是利 比二卜來電;之中之實體性配置與其它電晶體 性壓力。心1題將卜:晶體於操作,期間承受較大之電機 其係經由操作條件諸如溫度所困擾, 裝置合在、、肖費去 '裝置。如性能變化變得太極端, 生’則因為不符合操作條件,裝置卜通。如=種,!·月況產 棄。所以,製造半導體晶粒之完全广銷售而吾 份晶粒會因它們不可接受之 日加,因為至少部 此性能變化之問題可由加上:力::須丟棄之損失。 其調整晶粒"些電晶體 路於-晶粒而解決’ 5, 869, 983號美國專利,复此。‘此一技術係說明於第 法及裝置,,,於1 999年2月日1為控制補償缓衝器之方 讓與本發明相同之讓受人。块j給UUbahar等人,其已 性之解決方案。 、 ,其需提供一具有更大彈 凰^之簡單說明 相關於本發明之主旨係特 書之結論部份,然而,本發=指出及明顯地聲明於說明 月關於組織及操作方法二者, "454 "454 五 以發明說明⑵ 述及閱2、特性及其中之優點等,皆可經參考下面詳細敘 圖1錢附圖而得到最好之瞭解,其中: ' <積髀系如本發明之實施例具有補償單元及補償值產生器 ^喷電路部份方塊圖; % 糸圖1所示補償單元實施例之構圖;及 之相:处、一圖表,說明圖1實施例在電晶體電路某些電晶體 性能上所可能具有致應之圖型。 :以瞭解的是’為圖示之簡單及明白,圖内所示之元件 不需依照尺寸劃出。例如,為求清晰某些元件之尺寸相對 於其它元件較為誇張,再者,經適當考量,圖中重覆之束 考數字係指示相對應或類似之元件。 詳細說明 — 在下面詳細說明中,多數特別之細節係陳述為了提供本 發明一元全之瞭解。然而,習於此技者可瞭解本發明亦可 實施而沒有這些特別之細節。在其它例子,習知方法、程 序、組件及電路未做詳細敘述,為了不模糊本發明。 圖1係本〃發明實施例之一積體電路丨〇之部份方塊圖,本 發明之只施例^包括各種裝置,雖然本發明不限定範圍在 這一點上,但疋積體電路丨〇可由各種半導體裝置所组成, 包栝例如一,處理器、微控制器、靜態隨機存取記憶體 (SRAM)、動恶存取記憶體(1)1^趵、非揮發記憶體或類似元 件。 在此實施例中,積體電路10可包括一補償值產生器15。 關於达一點 補償值產生器包含任一裝置,其接收之輸
第5頁 517454 五、發明說明(3) 入訊號為兩個或多個值, 一 生一值作為輸出訊號,苴 二那些接收值之操作,以產 演算(即程序),以調整所:行具有各種補償值之數學式 如下所缚千,鈾於从所有或部份積體電路1 〇。 關,其處理經由兩不同央= °σ15Τ包括邏輯電晶體或開 新之補償值。經補償值產補償值’“計算-更 補償值產生器15外部來诉J15所處理之補償值,可包括 用介面或類似裝置所提.1如其匕电路、記憶位置、使 其它積體電路m例如更新補償值接著可經由 入/輸出(I/O)驅動器或貝^衝器)所使用,例如,經輸 其它電晶體(未表示)之心緩衝卜以調整積體電路1。中 ^ I ^ 1 6^7^^' ^ ^ ^ ^ ^ Μ , 是,補償值產償值18及19。然而,可以瞭解的 不限制於僅加上^稽以處理複數補償值,且本發明 記憶位置,而可依复^外’補償值18及19不需要儲存於 補償值18表示—::希=動態:提供。 體電路10之豆它電::凡補楨值,其係經由在或外接於積 2。雖然本發明Λ路;yt。、此電點路之一實例係表示於圖 路可用來決定補償值一點上’但是圖2所示之電 接於-比較写35ϊϊ電路包括一補償單元3〇,其係連 限制此特別結:%電;體31—33。必須瞭解的是本發明不 補償單位3。之電曰一比較器裝置所能利用,及連接於 ^ I日日體數目能夠改.變。 貝單元30執行分析於積體電路1〇内之雷曰 无a曰白
簡而言之,補,。。一
IH
517454 五、發明說明(4) -- 體子集合。此分析導致產生一補償值 1 0其它部份所使用,以從事適當之補俨其係經由積體電略 -序列之二進位* ’其指示經:補】:這樣,補償值係 在圖示於圖2之實施例,比較器35广_所分析結果。 (VREF)於節點36與節點37所提供之電壓。又#多考值電壓 定至少經由節點3 8 (例如,電源供應電Ρ : 3 7電壓係決 壓,及由於電流流經電阻元件4〇之電’ 《:)所提供之電 償單元内30係用來致動/解除每—電輯電路於補 流經電晶體3 1-33,係足夠為了節點37電’直到電流 36電壓。每一電晶體31-33 :壓大致專於節點 定,及其表示所有及部份之補償=以=償單元30所決 1 R垃笨钟十a k $閱圖1 )。補償信 18接者儲存於記憶位置16(例如快取記憶體器貝t 專),或必要時動態地提供於加法器丨5。 荨 請回到圖1,補償值產生器丨5亦處理— 之值19。再者,這本發明實施例之 -可;::動:性地提供補償值產生器15。補償值19包含 ιοίί = 3 士 可透過軟體,諸如用以控制積體電路 知作之基本輸入/輸出系統(BIOS)而改變。 =:: 一些積體電路諸如微處理器、微控制器或類似 :幵启吟5積體電路將開始一初始化程式。用於初始化. =工之私7可儲存為BI〇s指令。BI〇s指令可用於許多理由 、可用於積體電路内之預設值。特別地,BI〇s指令可用以 仞始化儲存於暫存器、旗號,等等之值。因此,在本發明 之一變換實施例中,BI〇s指令可用於載入記憶位置17 一補 517454 五、發明說明(5) 償值。所以,恭人打也 造者預先決定,以利=ί,17之值可經由積體電路1 〇之製
I 值。再者,初始打開時儲存-初 所調整。 /、有犯力k正β 10S指令之消費者 復參閱圖1所示之奋 、、 規劃補償值,1俜用::歹:’補償值19包括一可調整或可 之大梅,積體電路10之性能。補償值19 一預定值用於補償丨8 ,:二由補償值1 8之實際值所決定, 之最少量補償。然❼用於積體電路π 定於這些實例,即補償值19可用範圍不限 償單元30所提供之補償供 、減 > 或調整經補 體電路1 0之電晶體。 此如(、補彳員之微調係施加在積 此外,補償值1 9可為一經由藉泸+故制4 + ' 進制字串,以改進用於具有路^商所決定之二 應用之積體電路1〇之操作商率,料 各種因之電力機械塵力,此調整依據 之i用而=裝填積體電路10之包裝或特別消費* 體^路係之提^以^示一如何本發明之實施例可用於調整積 ,,路之性此乾例。在此實例,積體電路10包括 道金 物ί導體⑽s)及η-通道金屬氧化物半導體⑽S) 电日日脰二者,雖然發明係不限制於範圍在這一點上。圖3 =PMOS裝置(線5〇)與一刚s裝.置(線51)電流/電壓(ι/ν) 特性之圖#。如圖所示’ _s裝置與刪裝置不成為線
第8頁 517454 五、發明說明(6) 一~一 -——^ 性。因此,積體電路50電晶體之源-匯能力可能不理相 故其需調整NMOS裝置之範圍以改良積體電路丨〇之操作', 更特別地,-補償單*,諸如函2所示者,係可 :NMOS裝$之性能。例如’ 一補償單元可決定補償所需。之 里及此補侦係接著辅助補償電路(未顯示),因此—二 路可以線㈣及61(以線60指示未補償性能及以線6則員笔 乜性能)用來調整如表示於圖3之關的裝 補 指示於圖3。用來調整性能之# 電路,其比較二二曰::::發明之實施例可利用補償 產生-補償r及,電晶體之操作,以 A ^ ^ 1 r r ^ ^ °〆、幻補仏值係接著經由補償^ 產生^ 15 (參閱圖丨)加上補償值, 飛彳貝值 新之補償值。 以棱供積體電路10 一更· 在::施:t,補償值產生器15執行補償值 ^ —進制,位兀對位元之加法,以提供 ^值 理,諸如僅有:νΛ / 5可能需執行其它處 大’因此,補償值產生器15產生组值較 其係至少部份ΑI 最後及计异之補償值, 『刀I於複數耠供自不同夾 、—旦經由補償值產生器1 5所產生,卄瞀 』。 補償電路偵用 & , 冲π補1員值2 5可經由· :路使用,諸如一補償缓衝器 ·二由 之刼作性能。例如在一竇你如由…^凋整積體電路10 算補償值25及驅動適合電路以供補2緩衝器28可解碼計 補償。然而,士 1 一 > · ’、積體電路1 0 —所希望之 〇 β所不,計算補償值25可選擇性地儲存 517454 五、發明說明(7) 於記憶位置26。然而,這不咅欲盔士找 瞭解的是補,值25可直接提;’必須 施例中,選擇電路(未顯示)可加到。在另一實 補償緩衝器28接收補償值18、4 = ^之電路,以 再者,在又一實施例中,一外部讀/ ?貝值25。 允許一外部產生值寫入記憶位置2 6。’〜、、、σ 。上,以 在一變換實施例中,積體電路丨〇 其連接於經由補償佶基&哭彳R + 匕括 柑位電路27, 产伯由補饧值產生器15表示於圖1所提供之斗管、去 领值25。然而,必須瞭解的是箝位 :计r補 明範圍不限定於需要包含一箝位。L噶—,且本發 係設計具有可旅為々^ _ 在此’箝位電路2 7 由補償值產生器15所產生之 f用末決疋如果經 果汁异補償值25不在可接受範圍 ::f之外。如 的,例:, 換補償值。此特性可能是所希望 如補償值1 8及/或補償n φ A 果經由補償值基包含一負值,或如 值產生^ 1 5所執行之處珪,邕鉍接触+ 能-不希望之調整值。例如,箝:電路二:路10性 選擇最小之補舍 柑4电路27可使用來確信一 償。 饧數里,或以避免積體電路10内之過度補 *另 憂換實施例中,補償信1 q可細山 / 所提供,或M ^ ^ ^ 1貝值1 9 T、,、二由一糸列保險絲20 可寫錄唯揮發性記憶體内(例如,電可抹除 (EPR〇M),快閃EEPR0M,等箄)寫錄唯項記憶體 外接於積體+改 、荨),非揮發性記憶體定位於或 積私电路10。此實施例允許積體電路10以具有一如 517454 五、發明說明(8) ^ --—-—___ 所希望初始補償值。例如,去 標性能規格改變’適當補償:可預嗖:,造條件或目 序將改良補償單元之能力, 一 ^ ^七、變換值,其依 能。 進一 ν调整積體電路1 〇之性 此外,補償值1 9可透過一使八 1〇。一使用者介面例如可為=積體電路 用者提供來自外部來源之補償 古子^其允許使 電路製造商或消費者彈性,。彳ϋ,此可給予積體 補償數量。 ^凋整施加於積體電路1 〇内之 現在應可瞭解到本發明之每 積體電路之性•,此實施例;;-:路用於補償 諸如敘述於先前第5,86 9,983赛之:連所冑之優點’ 施例允許經由兩個或多個來、/之美國專利者,因為此實― 償值,以提供用: = = 提供組合成為所希望之補 允許用於選擇兩補:^體-路之性能調整。㈣技藝僅 且不能提供用於兩值之處理 rfV至少部份基於兩輸-值之-第三值。^ Γ 1-2之實施例可提供前所未有之彈性。 圖 雖然本發明之一些特性已圖示及在此敘述,許多修正、 、:換、改變及等效技術仍可由習於此技者達成。例如,加 =器15可修正以允許多重輸\值之處理,心申請專利範 圍之附屬項應涵蓋諸此修正及改變,以符合本發明之真正 精神。
Claims (1)
- 517454 六、申請專利範圍 1. 一種積體電路包括: 一補償單元,其可提供一第一補償值;及 一補償值產生器,其可處理該第一補償值及一第二補 償值以提供一第三補償值。 2. 如申請專利範圍第1項之積體電路,進一步包括至少 一記憶位置,可儲存該第二補償值。 3. 如申請專利範圍第1項之積體電路,進一步包括一補 償缓衝器,其係可接收至少該第一補償值、第二補償值及 第三補償值之一。 4. 如申請專利範圍第1項之積體電路,進一步包括保險 絲,其連接以提供一第四補償值,及其中該補償值產生器 可處理該第一補償值、第二補償值及第四補償值,以提供 該第三補償值。 5. 如申請專利範圍第1項之積體電路,進一步包括保險 絲,其連接以提供該第二補償值。 6. 如申請專利範圍第1項之積體電路,進一步包括一非 揮發記憶體位置,其連接以提供該第二補償值。 7. 如申請專利範圍第1項之積體電路,進一步包括至少 一記憶位置,其係可儲存該第三補償值。 8. 如申請專利範圍第1項之積體電路,其中該第三補償 值為數位值及其包括該第一補償值及第二補償值之二進制 之和。 9. 如申請專利範圍第1項之積體電路,進一步包括: 一補償緩衝器,其可接收該第三補償值;及第12頁 517454 ^ 六、申請專利範圍 一箝位電路,其係連接於補 具有柑位範圍,及其中如果該第二誕衝器,其中箝位電路 圍,藉位電路即提供補償值到談^ =償值不是在箝位範 10 · 一種系統包括: X $柘緩衝器。 一補償單元,其係提供一第一 至少一記憶位置,該至少—位$貝值, ~補償緩衝器; i匕括一第二補償值; ~補償值產生器,其包括該 值,以提供該補償緩衝器一更新之值及第二補償 u.如申請專利範圍第10項之系貝值^ 係能夠執行該第一補償值至少一部份及、中補償值一產生器 一部份之二進制加法。 q苐一補償值至少 複數電晶體,· 一 & # i 屬虱物丰導體(NM0S)電晶體; 及匪電比較PM0S電晶體至少一部份之操作 备u隻 夕一邛份之操作,其中比較電路基於比較 產生該苐二補償值。 r 13· 申明專利範圍第1 〇項之系統,1中系統係連接到 -使用一者介面,以提供該第二補償值/、 14· 一種積體電路包括: 一補償緩衝器; 〜用於產生一第一補償值; ",其用於產生一第二補償值;第13頁 517454 —~~-------------------------------------------------------------------------- 六、申請專利範圍 以7U裝置,其用於處理該第一補償值及’ # 促供補償緩衝器一第三補償值。 邊第二補償值,以 j ·如申凊專利範圍第丨4項之積體電 免々該第一補償值及該第二補償值,勺,/、中裝置用於 該第一補償值及該第二補償值。 匕括一裝置用於加上 1 6·如申請專利範圍第14項之積體電路 ’,、用於儲存第一補償值、第 進-步包括装 1 7· 一種電路包括·· 值及苐三補償值。 晶體之2f早元,其具有一複數電晶體,复中 詈係Γ夬定一第—數位補償值 複數電 记隐位置,其用於儲存_ 貝值, 一補償值產生器,其包括 位補償值;及 =至少-部份該第二數位補償第-數:補償 第二數位補 電1 路8Λ’Λ專利,圍第17項之電路,進-牛勺 第三數位補及-補償緩衝二括中—Λ位 _ ^ 俏1貝值係不在箝位範(fj狄t j扣,其中如果該 貝緩衝器一第四數位補 ,柑立電路係能夠提供一 哭9.如申請專利範圍第17;值之· :可執行該第一數位 值电路’其中該補償值產生 制力口法,以提供該第三數第二數位補償值之二進 20.-種用於補償一電路之方,值。 產生一第一數位補償值;去,包括: 產生一第二數位補償值;517454 六、申請專利範圍 處理該第一數位補償值及該第二數位補償值,以產生 一第三補償值。 2 1.如申請專利範圍第2 0項之方~法,其中產生一第二數 位補償值步驟包括一第一複數電晶體之操作與一第二複數 電晶體之操作。 2 2.如申請專利範圍第2 1項之方法,其中該電路包括一 η -通道金屬氧化物半導體(NMOS)電晶體及p-通道金屬氧化 物半導體(PMOS)電晶體,及該方法進一步包括比較NMOS電 晶體操作及PMOS電晶體操作。 2 3.如申請專利範圍第2 0項之方法,其中處理該第一數 位補償值及該第二數位補償值,包括加上至少一部份第一 數位補償值到至少一部份第二數位補償值。 2 4.如申請專利範圍第20項之方法,其中產生第二補償 值之步驟,包括載入一依據一 BIOS指令之補償值。第15頁
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