TW516209B - High performance multi-chip IC package - Google Patents

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TW516209B
TW516209B TW090102134A TW90102134A TW516209B TW 516209 B TW516209 B TW 516209B TW 090102134 A TW090102134 A TW 090102134A TW 90102134 A TW90102134 A TW 90102134A TW 516209 B TW516209 B TW 516209B
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bonded
package
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TW090102134A
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Yinon Degani
Thomas Dixon Dudderar
King Lien Tai
Original Assignee
Lucent Technologies Inc
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516209 A7 B7 五、發明說明（1 ) 發明領域 本發明係相關於一些背晶片式積體電路（I C )封裝 ，特別是關於一些具有高配線密度之多晶片I C封裝。 發明背景 多晶片I C封裝，因其加增之裝置包封密度’以致成 本降低及封裝較小，而漸漸變爲I C工業中之一標準。典 型之多晶片封裝，係具有多重之晶片，或一些藉由一印刷 接線板承載之多晶片模組。在增加裝置包封密度之努力中 ，彼等I C封裝，已有之建議，係使用多重安裝在一印刷 接線板之兩側的晶片。此一辦法將會使整個組體內之配線 策略複雜化，但可降低上述I c封裝近乎一半之足跡。彼 等高密度低成本I C包封之較近期發展，係利用一些撓性 基質，彼等在某些封裝設計中，可容許其系統之最後組體 ，有更大之易變性。彼等撓性基質，亦因極細及因而之密 集配線樣式，而逐漸被使用。而且，彼等撓性基質，可允 許有一些簡單之通孔配線。其亦已有之建議是，使一些主 動裝置，分佈在一撓性基質之兩側。彼等具有通孔配線之 薄配線基質，可有利地被用來縮小彼等重要裝置組件間之 配線長度。一較薄之基質，將會產生一些較短之配線。然 而，縮小基質厚度，使仍具有堅韌之I c封裝，係存在著 某種限制。已有之建議是，使一些撓性基質，黏合至彼等 硬質基質，以便提供一具有某些加入之配線平面的堅固封 裝，但此將會排除掉其可將裝置安裝在撓性基質之兩側的 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注咅？事項一^填寫本頁) 0 訂： 經濟部智慧財產局員工消費合作社印製 516209 A7 B7 五、發明說明（2 ) 選擇性。 發明槪述 吾寺業已開發出一'種尚密度多晶片封裝，其係使用^〜^ 些超薄之撓性基質，此等撓性基質之兩側，係具有一些主 動晶片。在此較佳實施例中，彼等邏輯電路晶片，係安裝 在上述撓性基質之一側，以及彼等記憶體晶片，係在其另 一側。上述之薄撓性基質，係藉由將上述之撓性基質，黏 合至一硬質支撐基質，例如，一金屬板或一印刷電路板， 而設有一機械支撐。上述支撐基質內之開口，在設置上可 使容納該等位在上述黏合至硬質板之撓性基質之側面上面 的I c晶片。該等邏輯電路與記憶體晶片間之配線，係使 用導電管道（vias)做成，以及此等導電管道，將因極薄 之撓性基質，而係非常短。此一配置亦可容許藉由一熱槽 板覆蓋上述硬質板之內凹部分，而有效率地排放上述內凹 部分內之IC晶片的熱量。 圖示簡要說明 第1圖係本發明雙側式撓性基質多晶片I C封裝之一 實施例的示意圖； 第2圖係一部分第1圖之撓性基質的平面圖； 第3圖係本發明雙側式撓性基質多晶片I C封裝之一 第二實施例的示意圖；而 第4圖則係本發明雙側式撓性基質多晶片I c封裝之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項_填寫本頁)
P 經濟部智慧財產局員工消費合作社印製 516209 A7 B7 五、發明說明（3 一第 經濟部智慧財產局員工消費合作社印製 三實施例的示意圖。 元件對照表 1 1 撓性基質 1 3 I C記憶體晶片 1 4 軟焊隆塊 1 5 I C晶片 1 6 軟焊隆塊 1 7 支撐基質 1 8 開口 1 9 球柵格陣列（B 2 1 撓性基質 2 3 通孔配線 2 5 箔蔓 2 6 I C晶片 3 1 撓性基質 3 3 記憶體I C晶片 3 4 支撐基質 3 5 邏輯電路晶片 3 6 開口 3 7 球柵格陣列（B 4 1 撓性基質 4 2 支撐基質 4 4 記憶體I C晶片陣列 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項為填寫本頁) 裝 · 516209 A7 B7 _ 五、發明說明（4 ) 4 6 I C晶片 4 8 開口 4 8 孔隙 4 9 球柵格陣列（B G A ) 5 1 熱槽 5 1 熱槽板 5 2 孔 較佳實施例之詳細說明 第1圖中所示係一撓性基質，在此撓性基質之兩側上 面，係安裝有一些I C晶片。該撓性基質1 1 ，係載有多 數以一些軟焊隆塊1 4黏合至上述基質頂部之I C記憶體 晶片1 3。一邏輯電路I C晶片1 5，係以一些軟焊隆塊 1 6，黏合至上述基質1 1之底側。該撓性基質係具有一 些印刷電路板配線（爲淸晰計未示出），彼等係在上述撓 性基質之兩側上面，可提供該等I C晶片有關之配線。上 述之撓性基質1 1 ，係黏合至一支撐基質1 7，其可爲任 一在兩側具有配線點之適當硬質板。在此一實施例中，上 述之支撐基質1 7，最好爲一標準環氧樹脂印刷接線板。 此規定之上下文意中之術語『硬質』，係意在表示任一硬 度大於上述撓性基質1 1者之板結構。上述之支撐基質 17 ，可加入一第二平面之配線，以及係具有一些可使該等 多重晶片1 3互連至1 9處所示之球柵格陣列（BGA) 的通孔配線（未示出）。上述之I C晶片1 5 ’係藉由上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項 為填寫本頁) 裝 訂·. 經濟部智慧財產局員工消費合作社印製 516209 A7 _____ 五、發明說明（5 ) (請先閱讀背面之注音？事項㈣填寫本頁) 述撓性基質1 1之下表面上面的印刷電路板，互連至上述 之B GA。該B GA係連接至其次一板平面。上述封裝在 此一平面處具有一大間距之優點是，上述之支撐基質1 7 ，可使用一些大B G A軟焊隆塊或球，而背部黏合至一印 刷接線板。彼等大軟焊配線，係極爲可靠，以及可使具有 高產量。該等I C晶片1 3和1 5上面之軟焊隆塊點，通 常係設有下隆塊金屬鍍層（U B Μ )，其典型地係包含一 些類似C u - C r合金或T i — P t - A u之軟焊濕潤襯 墊。該等在撓性基質1 1上面之軟焊隆塊點，最好係一些 合倂在銅質印刷電路內之襯墊，以及該等軟焊隆塊，可直 接被焊接至該等銅質襯墊。 上述之支撐基質1 7，係設有一些開口 1 8，其可容 納該等安裝在上述撓性基質之底側上面的I C晶片。 經濟部智慧財產局員工消費合作社印製 在第1圖之配置中，很顯然上述安裝在撓性基質之底 側上面之I C晶片2 5的足跡，係受限於上述支撐基質內 之開口。然而，彼等典型之環氧樹脂印刷接線板，例如 F R 4板，係具有足夠之結構完整性，以致某一大百分比 之板面積，可設置彼等類似開口 1 8之開口。由第1圖亦 很明顯，上述撓性基質1 1之頂表面上面之I C晶片的數 目和配置，係不受限制。 誠如第1圖所示，上述具有較大足跡之I C陣列，將 會被安裝在上述撓性基質之頂側，其中之足跡，可超過上 述支撐基質1 7內之開口的面積。在上述之多晶片封裝， 包含一些記憶體和邏輯電路晶片之情況下，該等記憶體晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516209 A7 B7 五、發明說明（6 ) 片，最好係安裝在上述撓性基質之一側，其中傳統上係容 納有彼等記憶體晶片間之配線，特別是該等V D D和V s S匯 流排，以及上述之I C邏輯電路晶片，最好係安裝在上述 撓性基質之另一側。上述之記憶體晶片陣列，典型上將會 爲較大之陣列，以及因而在第1圖之配置中，係安裝在上 述撓性基質不受限制之一側，亦即，未黏合至上述支撐基 質之一側。 第1圖之I C封裝的配線密度，可爲極高，蓋一配線 電路可被提供在上述撓性基質之兩側故也。某一截取部分 之撓性基質係顯示在第2圖中。其一撓性基質2 1 ，係設 有一些通孔配線2 3。彼等箔蔓2 5係提供彼等I C晶片 間之互連，以及彼等較短之版本，係提供晶片間之互連。 在2 6處係顯示一部分之I C晶片。 在第1圖之實施例中，該等通孔配線，可爲上述撓性 基質之正對側上面之I C晶片間的配線，或可爲上述撓性 基質之頂側與支撐基質1 7間之配線。本技藝之專業人員 將可理解，本說明書所說明之圖示中的元件，並非必然是 按比例尺繪製。上述撓性基質上面之印刷電路和通孔，通 常係極細。 本發明之另一實施例，係顯示在第3圖中。其中之撓 性基質3 1 ，係載有與第1圖中相同之備用I C晶片，亦 即，記憶體I C晶片3 3和邏輯電路晶片3 5。上述具有 開口 3 6之支撐基質3 4，在此一實施例中，主要係被用 以提供硬度，以及此一支撐基質上面之配線係不需要。因 9 - —-·
(請先閱讀背面之注意事S -1 ___ 1填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516209 A7 ______B7 五、發明說明（7 ) 此，上述之支撐基質，可以多種材料製成，例如環氧樹脂 F P 4，或一導熱性材料，例如C u、A 1 。其較佳之選 (請先閱讀背面之注意事項 為填寫本頁) 擇爲銅，其具有之熱膨脹特性，係與一般所用之配線基質 相容。上述用以使I C晶片互連至次一平面之B GA 3 7，係直接以軟焊隆塊黏合至上述之撓性基質3 1。此 實施例可容許有一可在上述撓性基質之下側上面供排定線 路用的大面積。 本發明雙側式撓性基質組體之另一實施例，係顯示在 第4圖中。其係表示一示爲三個之較佳實施例。其中之撓 性基質4 1 ，係黏合至一支撐基質4 2。一記憶體I C晶 經濟部智慧財產局員工消費合作社印製 片陣列4 4，係以軟焊隆塊黏合至上述撓性基質之下側， 以及一或以上以I C晶片4 6表示之邏輯電路I C晶片， 係以軟焊隆塊黏合至上述撓性基質之上側。上述之支撐基 質，係具有一可容納I C晶片4 6之開口 4 8。其 一 B G A 4 9 ，係如所示地黏合至上述撓性基質之下側 。該等元件間之配線，係如以上所說明地加以具現。上述 支撐基質4 1之厚度，係使接近上述I C晶片4 6加上因 I C晶片4 6有關之軟焊隆塊黏合劑所致離隙之厚度。此 可容許一導熱性熱槽5 1 ，能緊密地附著至上述之I C晶 片4 6。在此所示之實施例中，該I C晶片4 6 ，係一邏 輯電路晶片，其在上述之多重I C晶片組體中，通常係具 有最大數目之1〇，以及在許多之應用例中，將需要熱槽 排放’以防止運作中之晶片的過熱。上述之熱槽5 1 ，通 常係一黏合至上述I C晶片4 6之背側及至支撐基質4 2 本紙張尺度適用中關家標準（CNS)A4規格（21G X 297公釐)-- 516209 A7 ___B7 五、發明說明（8 ) (請先閱讀背面之注意事項一^填寫本頁) 的金屬板。此熱槽板可提供上述封裝所需額外之結構完整 性，以及亦可做爲上述組體之一覆蓋。上述之熱槽板5 1 ，亦可設有一些孔5 2，以便容許一底層塡料，能被注射 進入上述之孔隙4 8內，藉以提供進一步之封裝完整性， 以及遠離有害週遭環境之保護作用。該等底層塡料和熱槽 板之黏合運作，可依便利而做結合，以及使用相同之環氧 樹脂材料。本技藝之專業人員將可理解，在第4圖之結構 中，上述之支撐基質4 2在功能上，主要係做爲一離隙構 件或隔片，以及因而可與上述之熱槽板5 1相結合或一體 成形，例如，彼等元件5 1和4 2可爲一單一之構件。其 亦可理解到，上述撓性基質4 1之撓曲性，將有助於在上 述I C晶片4 6之背側與熱槽板5 1間，建立緊密之接觸 。上述之熱槽板5 1 ，可由一類似銅或鋁之熱導電性金屬 形成。在上述較佳之情況中，該隔片/熱槽板爲銅。 經濟部智慧財產局員工消費合作社印製 本發明之多晶片封裝，可提供一高配線密度之優點， 其係藉由使彼等I C晶片，背晶片地安裝在一配線基質之 兩側，以及透過上述之基質，使該等I C晶片互連，而因 一極薄撓性基質之使用，以使比彼等引線之長度最佳化。 上述之撓性基質，最好爲一聚合物，諸如聚醯亞胺，使其 厚度小於1 0密爾，以及最好是小於4密爾。上述撓性基 質之每一側上面的印刷電路，最好係具有一範圍爲〇 . 5 - 2 · 0密爾之厚度。在此所示之實施例中，上述之撓性 基質，係具有兩個配線平面。然而，上述之撓性基質，亦 可具有一多平面之配線結構，例如，兩個聚合物板和四個 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 · ---- 516209 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 配線平面。彼等多平面結構，可使具有小於1 0密爾之總 厚度，其將可提供適當之撓曲性。 該等I C晶片，舉例而言，通常係以一 3 0密爾厚之 圓晶片開始，削薄至約爲6 - 2 0密爾水平之圓晶片。因 此，在第4圖之實施例中，上述I C晶片之厚度’和上述 通常爲1 - 5密爾之離隙，將會在上述之撓性基質表面與 上述I C晶片之背側間，造成一 7 — 2 5密爾之總離隙。 上述之支撐基質4 2，或者任何另外所用形式之隔片元件 ，係具有一對應之厚度至可容許有效之熱接觸具有上述之 I C晶片背側。上述通過撓性基質之導電管道’通常係舉 例而言藉雷射鑽孔，形成〇 · 5 - 2 · 0密爾之直徑。 上述有關本發明所說明之撓性基質的撓曲性，係上述 基質之材料和厚度的一項功能。一具有厚度小於1 0密爾 及最好小於4密爾之聚合物基質，通常將可供應適當之撓 曲性，和所希望之短通孔配線。 本發明之某些形態，可以更多之標準基質來加以具現 ，例如，印刷接線板和陶瓷基質。舉例而言，將彼等記憶 體晶片置於一雙側式支撐基質之一側，以及將彼等邏輯電 路晶片置於其另一側，或在上述板之一側，設置一些開口 ，以使彼等I C晶片，容納在一內凹晶片配置內，即使當 應用至陶瓷基質，仍將具有一些優點和有價値之應用。此 等情況中之基質，可較厚於1 0密爾，例如高至3 0密爾 〇 其如有關本發明所用之背晶片黏合程序，爲本技藝中 (請先閱讀背面之注意事填寫本頁) 0 -裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 516209 A7 _____B7五、發明說明（1〇 ) 所熟知，以及係涉及以軟焊隆塊黏合一 I C晶片至一基質 ’使上述主動晶片之主動側，面對上述基質之表面。該等 I c晶片與基質間之空間，一般稱爲離隙，可以一環氧樹 脂底層塡料加以充塡，以賦與其封裝剛性，以及保護上述 I C裝置之主動表面，使避開有害之環境。 其應很明顯，該等黏合至上述撓性基質而位在上述支 撐基質中之開口所形成之孔隙內的I C晶片，大致係對齊 於其相對於上述黏合至撓性基質之另一側之I c晶片的垂 直平面，以致彼等通孔配線，能對齊彼等包含晶片或晶片 群兩者之區域。上述或在本說明書或在所附申請專利範圍 中之上下文意內所用之術語、、正對〃，係意在界定此一配 置。 本發明各種額外之修飾體，將會爲本技藝之專業人員 所遇見。所有相對此說明書之特定揭示說明而基本上依賴 其之原理和本技藝賴以昇級之等價體的歧異體’係正當被 視爲在本發明如所說明及所提出申請之界定範匱1內° (請先閱讀背面之注咅？事項3寫本頁) i 裝 訂， -線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） -13"*·

Claims (1)

  1. 516209 A8 B8 C8 D8 經濟部智慧財是局3(工消費合作社印製 六、申請專利範圍 1 · 一種1C封裝，其包含： a ·—支撐構件，其係具有一上表面和一下表面，以 及至少有一自其上表面延伸穿通該支撐構件而至其下表面 之開口； b · —基質，其係具有一上表面和一下表面，而使其 下表面黏合至上述支撐構件之上表面，藉以結合上述延伸 過支撐構件之開口，以形式一孔隙； c ·至少一 I C晶片’其係在上述孔隙內，背晶片地 黏合至上述基質之下表面； d ·至少一 I C晶片，其係背晶片地黏合至上述基質 之上表面；以及 e ·多數之通孔配線，彼等可使上述至少之一被背晶 片黏合之基質的下表面，能與上述至少之一背晶片地黏合 至上述基質之上表面的I C晶片互連。 2 ·如申請專利範圍第1項所申請之I c封裝，其中 至少之一背晶片地黏合至上述基質之下表面的I C晶片， 係一邏輯電路晶片，以及其至少之一背晶片地黏合至上述 基質之上表面的I C晶片，係由一記憶體晶片陣列所構成 〇 3 ·如申請專利範圍第2項所申請之I C封裝，其係 進一步包括：一軟焊隆塊陣列，其係設置在上述支撐構件 之下表面；和一些通孔配線，彼等係貫穿上述之支撐構件 ，而使上述之軟焊隆塊陣列，能與上述基質之下表面互連 〇 本紙張尺度適用中國國家標举（CNS ) A4規格（210X 297公釐）_ 14 _ 一 (請先閱讀背面之注意事項再 -裝· 、11 線. 516209 A8 B8 C8 一 ____ D8 六、申請專利範圍 4 ·如申請專利範圍第1項所申請之I c封裝，其中 之基質，係一厚度小於1 〇密爾之聚合物。 5 ·如申請專利範圍第1項所申請之I c封裝，其中 至少之一背晶片地黏合至上述基質之下表面的I C晶片， 係一記憶體晶片陣列，以及其至少之一背晶片地黏合至上 述基質之上表面的I C晶片，係由一邏輯電路晶片所構成 〇 6 ·如申請專利範圍第5項所申請之I c封裝，其係 進一步包括：一軟焊隆塊陣列，其係設置在上述支撐構件 之上表面，而使此軟焊隆塊陣列，能與其至少之一背晶片 地黏合至上述基質之上表面IC晶片的互連。 7 ·如申請專利範圍第1項所申請之I c封裝，其係 進一步包括：一軟焊隆塊陣列，其係設置在上述支撐構件 之上表面，而使此軟焊隆塊陣列，能與其至少之一背晶片 地黏合至上述基質之上表面IC晶片的互連。 經濟部智慧財4局P'工消費合作社印製 8· —種1C封裝，其包含： a · —支撐基質，其係具有： i · 一上表面； i i · 一下表面； i i i ·至少一開口，其係自上述支撐基質之上表 面，延伸穿至其下表面， b · —厚度小於1 〇密爾之聚合物的撓性基質，其係 具有： i · 一上表面； 15- 本紙張尺度適用中國國家標傘（CNS ) A4規格（210X 297公釐） 516209 8 8 8 8 ABCD 經濟部智慧財是^7¾工消費合作社印製 六、申請專利範圍 i i .一下表面，此下表面係黏合至上述支撐基質 之上表面，藉以與上述支撐基質內之開口相結合，以形式 一孔隙； i i i · 一在其上表面上面之第一印刷電路； i V · —在其下表面上面之第二印刷電路； V .多數可使該等第一印刷電路與第二印刷電路互 連之通孔配線； C ·至少一 I c記憶體晶片，其係背晶片地黏合至上 述撓性基質之上表面，以及係互連至上述之第一印刷電路 d ·至少一 I C邏輯電路晶片，其係在上述之孔隙內 ，背晶片地黏合至上述撓性基質之下表面，以及係互連至 上述之第二印刷電路； e · —軟焊隆塊陣列，其係設置在上述撓性基質之上 表面上面，而使此軟焊隆塊陣列，互連至上述至少之一 I C記憶體晶片；以及 f · 一熱槽板，其係附著至上述支撐基質之下表面和 上述至少之一IC邏輯電路晶片兩者。 9 ·如申請專利範圍第8項所申請之〗C封裝，其中 之支撐基質’係一金屬板。 1 0 ·如申請專利範圍第8項所申請之〗c封裝，其 中之支擦基質，係一環氧樹脂印刷接線板。 1 1 ·如申請專利範圍第8項所申請之I c封裝，其 中之支撐基質和熱槽板，係一單一構件。 本纸張尺度適用中國國家襟準（CNS) A4規格（21GX297公釐）_ W (請先閱讀背面之注意事項再 -裝- I) 、言. 線_ 516209 A8 B8 C8 D8 六、申請專利範圍 1 2 · —種I C封裝，其係包含： a •一基質’其係具有一*上表面和一*下表面； b ·至少一 I C記憶體晶片，其係背晶片地黏合至上 述基質之下表面； c ·至少一 I C邏輯電路晶片，其係背晶片地黏合至 上述基質之上表面；以及 d ·多數之通孔配線，彼等可使上述至少之一背晶片 地黏合至上述基質之下表面的I C記憶體晶片，與上述至 少之一背晶片地黏合至上述基質之上I C邏輯電路晶片互 連。 請 閲 讀 背 ιέ 之 注 意 事 項 再 頁 訂
    線 經濟部智慧財是局a(工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -17-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI734271B (zh) * 2018-11-29 2021-07-21 美商蘋果公司 具有縮減記憶體通道長度之雙側安裝式大型mcm封裝

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6627998B1 (en) * 2000-07-27 2003-09-30 International Business Machines Corporation Wafer scale thin film package
JP2002305284A (ja) * 2001-02-05 2002-10-18 Mitsubishi Electric Corp 半導体装置積層構造体
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
DE10142114C1 (de) * 2001-08-30 2003-02-13 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10142116A1 (de) * 2001-08-30 2002-11-14 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu seiner Herstellung
US20030122173A1 (en) * 2001-12-28 2003-07-03 Rabadam Eleanor P. Package for a non-volatile memory device including integrated passive devices and method for making the same
US7087988B2 (en) * 2002-07-30 2006-08-08 Kabushiki Kaisha Toshiba Semiconductor packaging apparatus
JP3093800U (ja) * 2002-11-01 2003-05-16 アルプス電気株式会社 電子ユニット
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
JP2004311768A (ja) * 2003-04-08 2004-11-04 Shinko Electric Ind Co Ltd 基板の製造方法及び半導体装置用基板及び半導体装置
WO2004107441A1 (en) * 2003-05-28 2004-12-09 Infineon Technologies Ag An integrated circuit package employing a flexible substrate
KR101078621B1 (ko) * 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
US20050067681A1 (en) * 2003-09-26 2005-03-31 Tessera, Inc. Package having integral lens and wafer-scale fabrication method therefor
US20050085016A1 (en) * 2003-09-26 2005-04-21 Tessera, Inc. Structure and method of making capped chips using sacrificial layer
US20050139984A1 (en) * 2003-12-19 2005-06-30 Tessera, Inc. Package element and packaged chip having severable electrically conductive ties
EP1720794A2 (en) * 2004-03-01 2006-11-15 Tessera, Inc. Packaged acoustic and electromagnetic transducer chips
US20050224942A1 (en) * 2004-03-26 2005-10-13 Fan Ho Semiconductor device with a plurality of ground planes
US20050230842A1 (en) * 2004-04-20 2005-10-20 Texas Instruments Incorporated Multi-chip flip package with substrate for inter-die coupling
JP4738996B2 (ja) * 2004-12-13 2011-08-03 キヤノン株式会社 半導体装置
US8143095B2 (en) * 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
JP4590294B2 (ja) * 2005-04-13 2010-12-01 株式会社リコー 三次元成形回路部品の製造方法
CN100403532C (zh) * 2005-08-19 2008-07-16 南茂科技股份有限公司 散热型球格阵列封装结构
WO2007025412A1 (en) * 2005-08-31 2007-03-08 Intel Corporation A package including a microprocessor and fourth level cache
JP2007123457A (ja) * 2005-10-27 2007-05-17 Nec Electronics Corp 半導体モジュール
US7834276B2 (en) * 2005-12-16 2010-11-16 Unitech Printed Circuit Board Corp. Structure for connecting a USB communication interface in a flash memory card by the height difference of a rigid flexible board
US20070190747A1 (en) * 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
US7936062B2 (en) * 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US20080029879A1 (en) * 2006-03-01 2008-02-07 Tessera, Inc. Structure and method of making lidded chips
CN101480114A (zh) * 2006-07-05 2009-07-08 富士通株式会社 印刷基板和印刷基板单元以及电子设备
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US7981698B2 (en) * 2007-03-09 2011-07-19 The Charles Stark Draper Laboratory, Inc. Removal of integrated circuits from packages
JP2008226945A (ja) * 2007-03-09 2008-09-25 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US8373266B2 (en) * 2007-03-29 2013-02-12 Continental Automotive Systems, Inc. Heat sink mounted on a vehicle-transmission case
US8207607B2 (en) 2007-12-14 2012-06-26 Denso Corporation Semiconductor device with resin mold
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US8358155B2 (en) * 2008-01-29 2013-01-22 Oracle America, Inc. Circuit that facilitates proximity communication
US7863732B2 (en) * 2008-03-18 2011-01-04 Stats Chippac Ltd. Ball grid array package system
JPWO2009119904A1 (ja) 2008-03-28 2011-07-28 日本電気株式会社 半導体装置、その製造方法、プリント回路基板および電子機器
US7871862B2 (en) * 2008-09-08 2011-01-18 Stats Chippac Ltd. Ball grid array package stacking system
US9070679B2 (en) * 2009-11-24 2015-06-30 Marvell World Trade Ltd. Semiconductor package with a semiconductor die embedded within substrates
CN104245203B (zh) * 2012-03-05 2016-10-12 株式会社村田制作所 接合方法、电子装置的制造方法和电子部件
US9723725B2 (en) * 2013-05-29 2017-08-01 Finisar Corporation Rigid-flexible circuit interconnects
US9331058B2 (en) 2013-12-05 2016-05-03 Apple Inc. Package with SoC and integrated memory
US10079224B2 (en) 2014-08-11 2018-09-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
CN104159400A (zh) * 2014-08-26 2014-11-19 安捷利电子科技（苏州）有限公司 新型埋入式元器件的封装结构及电路板
WO2017015432A1 (en) 2015-07-23 2017-01-26 Massachusetts Institute Of Technology Superconducting integrated circuit
US10199553B1 (en) 2015-11-05 2019-02-05 Massachusetts Institute Of Technology Shielded through via structures and methods for fabricating shielded through via structures
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US10068879B2 (en) * 2016-09-19 2018-09-04 General Electric Company Three-dimensional stacked integrated circuit devices and methods of assembling the same
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US11487445B2 (en) * 2016-11-22 2022-11-01 Intel Corporation Programmable integrated circuit with stacked memory die for storing configuration data
CN108573877B (zh) * 2017-03-14 2021-08-27 兴讯科技股份有限公司 形成贴附式双面载放零件的电子芯片模块的方法
CN108573875A (zh) * 2017-03-14 2018-09-25 兴讯科技股份有限公司 双面载放零件的电子芯片模块
KR102604152B1 (ko) * 2018-10-24 2023-11-20 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 디스플레이 장치
CN109904139B (zh) * 2019-03-08 2020-12-25 中国科学院微电子研究所 带有柔性转接板的大尺寸芯片系统封装结构及其制作方法
CN109887900B (zh) * 2019-03-08 2020-09-15 中国科学院微电子研究所 带有软硬结合板的大尺寸芯片系统封装结构及其制作方法
CN112153811B (zh) * 2019-06-28 2022-07-26 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949224A (en) * 1985-09-20 1990-08-14 Sharp Kabushiki Kaisha Structure for mounting a semiconductor device
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
US5544017A (en) * 1992-08-05 1996-08-06 Fujitsu Limited Multichip module substrate
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5430611A (en) * 1993-07-06 1995-07-04 Hewlett-Packard Company Spring-biased heat sink assembly for a plurality of integrated circuits on a substrate
US5474458A (en) * 1993-07-13 1995-12-12 Fujitsu Limited Interconnect carriers having high-density vertical connectors and methods for making the same
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
JP2725637B2 (ja) * 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
TW338180B (en) * 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
US6005771A (en) * 1996-12-20 1999-12-21 Trw Inc. Electronics cooling technique for spacecraft modules
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH1139279A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp マイクロコンピュータおよびマルチチップモジュール
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
US5998860A (en) * 1997-12-19 1999-12-07 Texas Instruments Incorporated Double sided single inline memory module
US6326696B1 (en) * 1998-02-04 2001-12-04 International Business Machines Corporation Electronic package with interconnected chips
US6274929B1 (en) * 1998-09-01 2001-08-14 Texas Instruments Incorporated Stacked double sided integrated circuit package
US6369444B1 (en) * 1998-05-19 2002-04-09 Agere Systems Guardian Corp. Packaging silicon on silicon multichip modules
JP3109477B2 (ja) * 1998-05-26 2000-11-13 日本電気株式会社 マルチチップモジュール
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6160718A (en) * 1998-12-08 2000-12-12 Viking Components Multi-chip package with stacked chips and interconnect bumps

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI734271B (zh) * 2018-11-29 2021-07-21 美商蘋果公司 具有縮減記憶體通道長度之雙側安裝式大型mcm封裝
US11158621B2 (en) 2018-11-29 2021-10-26 Apple Inc. Double side mounted large MCM package with memory channel length reduction

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