TW513638B

TW513638B - Digital signal processor having a plurality of independent dedicated processors

Info

Publication number: TW513638B
Application number: TW089124806A
Authority: TW
Inventors: David K Vavro; James A Mitchell
Original assignee: Intel Corp
Priority date: 1999-12-17
Filing date: 2000-11-22
Publication date: 2002-12-11
Also published as: JP2003517684A; KR20020059763A; US20100306502A1; US7793076B1; WO2001044964A3; EP1238343A2; ATE523847T1; WO2001044964A2; EP1238343B1; KR100472706B1; US8019972B2; JP4391053B2; AU7879800A

Description

煩讀委員明示年月^--^所提之經濟部智慧財產局員工消費合作社印製修正本有無變更實質内容是否准予修正。 513638 五、發明說明（1) 严明係大致有關於數位信號處理，特別是有位=錢理器之架構。數位信號處理器一般係修改或分析測里數子之離散數列的資訊。數位信號處理器被用於的：號處理用途，如電視、多媒體、音頻、數位影像二與電話使用。這些用途大多涉及某些數量之數學運算，、兩常為乘與加信號。、很多數位信號處理器可由很多賣主取得。一般而言，母w些處理器在能力而言是固定的。使用者意圖能最佳地配合其需求與預算之處理器。然而，這些產品被包裝成具有固定不變之能力組合的單元。在很多情形中，其會欲於具有能力來創造實施特別適應於將要解決之特定問題的複雜函數之數位信號處理器。 $而，其會欲於該數位信號處理器之硬體與軟體能適應特定的功能。然而，此種數位信號處理器可能僅享有相當有限：市場。假設在矽處理投資，要提供已被設計成要符合相當特殊需求之數位信號處理器可能為不可行的。然而， t杈的裝置會是向度欲求的。其就所引發之費用會提供最大的績效，原因在於僅有這些特點須被提供。此外，這些特點可被提供，其會有最高績效之結果而不致有不適當地增加成本。口而其品有可依比例调整且適應於以各種組配實施各式獨特用途之數位信號處理器。依照一層面，一數位信號處理器包括一數學處理器、輸入處理為與一輸出處理器。該輸入處理器處理數位信 ί請先閱讀背面之注音？事項再填寫本頁) ϋ 11 mamme λ_ι n ft— ϋ 一：口、 1_· mmmm& κϋ ϋ mamf I 線——I-------------------

513638 A7 五、發明說明（2 ) 號處理器，輸入信號。該輸出處理器處理數位信號處理器 J ° 5虎個主處理為控制該數學處理器、該輸入處 …亥輸出處理☆。-儲存器被每_處理器選擇性地存取。 $他層面在所附之詳細描述與申請專利範圍被設立。第1圖為本發明之一實施例的方塊圖；第2圖為第i圖顯示之程式主控制器的—實施例之方塊圖；第3圖為第1圖顯示之可程式輸入處理器的一實施例方塊圖；第4圖為第丨圖顯示之可程式輸出處理器的一實施例方塊圖；之之第5與6圖為第1圖顯示之相關通用暫存器理圖；所用之鏈處經濟部智慧財產局員工消費合作社印製第7圖顯不依照第2圖實施例之可程式Ram處理器的一實作之方塊圖；第8圖為依照本發明實施例實施加法與減法之顯示於第1圖的可程式數學處理器之一實施例的方塊圖；第9圖為依照本發明實施例實施乘法與累積運算之海示於第1圖的可程式數學處理器之一實施例的方塊圖；、第】〇 ’〗1與1 2圖顯示可在本發明相關實施例被運用資料路徑介面方法；以及第1 3圖為本發與贊施例之流程圖。一輸入信號處理器10可包括數個微處理器14、丨〇、2 〇、本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^--------^---------Μ (請先閱讀背面之注意事項再填寫本頁) 513638 消 A7 五、發明說明（3) 24與26,每一個具有其本身的指令集。該等各別的處理器不須彼此直接通訊，取代的是透過與暫存器】6之一部分的一通用暫存器（GPR)32有關的儲存暫存器通訊。因此，苴中之一處理器的實施作業之結果可被儲存於讀32内以、便被另一處理器存取。每-處理器可分別以其本身的石馬集合被規劃程式。在一貫施例中，每-處理器之指令集可提供用於操作該處理器之特定功能的邏輯，避免為實施子處理器功能而需要分別的硬體邏輯。可程式主機控制（MPC)提供其他處理器之時程並類似於指令執行控制器而作業。在知道於某一處理器執行竿一指令的時間下，MPC18等候由某一處理器來之回麻…块後MPC 18在影響下具有指令集促成其協助其他的處理哭以逐一週期的基準操作。一般而言，每週期有—指令被執行。雖然每一處理器可獨立地被規劃程式，該等指令集可為類似地至足以使-處理器用之指令集可被修改而用於其他者。此可減少程式規劃每一處理器之時間。可矛王式輸入處理為（PIP)14由如先進先出（FIF〇)暫存器12之接收緩衝器接收輸入。ριρ 14在本發明之某些實施例中可提供-輸人信號之精準的改變或定標。由於^ 14在有輸入信號可用時可提供用於輸入資料處理並可在其他時間提供數學運算故為有利的。由於Mpc 18可等待ριρ 14完成某一作業，故該輸入資料不須與系統10同步化。因本紙張尺度適用中關家標準（CNS)A4規格（ϋ97公髮） (請先閱讀背面之注意事項再填寫本頁)

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;月之經濟部智慧財產局員工消費合作社印製本發明之-實施例中包含其本身的隨機存取記作體該隨機存取記憶體之内容解碼成指令。、制mPC18完成。其控制某一 “免理杰之控器執行。叮r破任何可程式處理因而-，MPC18控制指令之執行時間且為時鐘週期活動‘令之唯—提供者。其餘的處理㈣時運轉。暫存器模組16包含通用暫存器用於儲存資料並& 料被可程式處理器存取。可程式隨機存取記憶體處理器、 Ϊ4、Γ程式輸人處理器14與可程式輸出處理11 2G之含括允迕非吊掉性之輸入、輸出與資料操縱/儲算平行地發生。 “運 MPC 18控制被視為是Mpc 18之從處理器的處理器 '、2〇、24、28與3〇。因此，MPC以包含第2圖顯示之指 :。己fe'體40與指令解碼器38。Mpc 18決定從處理器何時可執仃私令且該等從處理器通訊對外部資料匯流排1 9之資料'買取或寫出何時已完成。MPC 18亦負責產生與週期或與私令相依之信號。這類信號之例為岔斷與資料標籤之類。在本發明之某些實施例中，MPC 18可僅為關切從處理态時程之處理器。Mpc 18可具有能力以儀控控制丨言號且根據這些被儀控信號之狀態整體地影響該等從處理器。 * 1 8亦可控制该等處理器何時執行某一指令。此模組對日守鐘週期為精準的且可被用以控制使用vLIWi實施例、、’y亍作業這些指令賦能被用以控制該從處理器何時處本紙張—用中

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ENABLE--RESET PC WAITONX REPEAT^N JUMP 一 IF JUMPN RETURN 五、發明說明（6) 理其下一個指令。空作業藉由在一特定時鐘週期不發出一賦能而被實施。在本發明之一實施例中，MPC 1 8可解碼下列的指令型式：所有從處理器之獨立控制馱能的指令。用於就每一從處理器之指令記憶體重置程式計數器之指令。用以使MPC與對POP來之外部資料的全部從處理器同步化之指令。提供二種重複分支形式之指令。重複ί\次或一直重複。為條件跳越指令。提供三種跳越形式之指令。跳越Ν次、一直跳越與函數傳呼之JL丨ΜP RETURN。將程式計數器重置回到JUMP RETURN指令加一之指令。此可就函數傳呼被使用。在本發明之一實施例中，該指令解碼可使用下表（以括弧内顯示之每個指令之位_元數）被實施： --------------^-----------------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ITYPE 說明 MSB至LSB之位元地圖 0 0 0 賦能 USR_DEF(4)&TAG 1,0(2)&PIPU)&POP( 1 )&ΡιΜ P3,2,1,0(4)&IT Y PE(3) 0 0 1 重置p C RMPC( 1 )&RPIP( 1 )&RP〇P( 1 )&RPRP( 1 )&RPMP〇-3(4) & ITYPH(3) 0 10 等候X WAIT —P〇P(1 )&WAIT_PIP(1 )&ITYPE(3) 0 1 1 重複N REPEAT_N(5)&ITYPE(3) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 513638 A7 _______B7五、發明說明（1 10 0 條件跳越 TAG(2)&INSTR_ADDR(9)&ITYPE(3) 10 1 跳越Ν JL\IP_C‘\T(4MlXSTR_ADDR0an、YrE、；j 1 1〇回送 ITYPH(3) 0 0 0 停止、 - ST 〇P_ DEBUG U)&s丁〇P 一EX (" & 1丁 ype( 3) 表上品的指令解碼表中，USR一DEF提供備用輸出煩請委員明示^::年^^月^^所提之經濟部智慧財產局員工消費合作社印製修正本有無變更實質内容是否准予修正。其一例可為一岔斷。這些輸出被登錄且一設定維持為被設定的直至被相同的指令重置為止。TAG被用以為傳輸FIF0 暫存器22產生標籤。該等標籤可就如循環的資料被使用。循環資料之例子為在影像處理應用中之RGB像素。這些輸出被登錄，且一旦被設定便維持為被設定的直至被相同的指令重置為止。 PIP、POP、PRP、PMP0-3為位元，其在被設定為一時，就每一從處理器促成一指令之執行。叮^^叩為如上面指令解碼表被定義之指令型式。PMPC、RPIP、Rp〇p、 RPRP、RPMP0-3為位元，其在被設定為一時就各別的處理器重置對應的程式計數器。該程式計數器被用以記錄被母一處理器執行之指令的目前位置。 WAIT一POP與WAIT 一 PIP造成MPc 18等待至一個一由對應的POP或PIP從處理器被偵測為止。此功能可被用以觸發一塊資料被操作或送出一塊資料。一個零等於重複一次，一個一等於重複兩次，餘此類推。repeat —N為造成最後一個指令被重複次之值。若REPEAT一N等於最大值，則一直重複將發生。此最大值為在一襴位中可被使用本紙張尺度翻^^標準（CNS)A4規格⑽χ挪公髮） (請先閱讀背面之注意事項再填寫本頁) 訂i -線 ---------------------- -10- 五經濟部智慧財產局員工消費合作社印製 513638 A7 B7 發明說明（8) 之最大值（如REPEAT_N(5)等於11111或十進位之31)。一重複指令不會有執行時鐘週期之代價。 JUMP_IF指令以下列方式操作。在第一步驟中， JUMP_IF指令之第一次遭遇使一比較器成為備用。在第二步驟中，-RJMPJF指令之第二次遭遇與先前一個相同，若該比較器已偵測標籤如該第一步驟備用者相符，便造成跳越至一位址。在跳越後，JUMP_IF被解除備用。在一第三步驟中，具有與第一步驟不同之標籤的JUMP_IF指令的任何第二次遭遇，改變該比較器且重新整備該JUMP_IF指令。 INST_ADDR為跳越至一指令位址。此跳越指令一般耗用一個週期。JUMP_CNT為跳越至INST_ADDR之次數。例如，零等於一跳越，一等於二跳越等。若JUMP — CNT為最大值，則一直跳越會發生。 STOP_EN為一位元，當被設定為一時停止MPC 18至一重置為止或至該單元由關閉被切至接通為止。當由關閉狀態改變為接通狀態時，MPC 1 8可被重置為該第一個指令。STOP_DEBUG表示MPC 18將停止至由關閉狀態變為接通狀態之正反電路發生為止。在此點，作業在下一個指令恢復。此模態可就除錯被使用。所有的處理器可被停止且暫存器32或處理器RAM之所有内容便可被讀取。 MPC 18提供單一中央主機處理器以控制從處理器之作業。此製造各種處:,喬所使用的不同處理技術間允許有較容易的可攜帶性。在從處理器被添加、去除、修改或再本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -11 - 513638 A7 Β7 修煩平請子委曹員洽明逆示 ή 年予Η 修所主提。之經濟部智慧財產局員工消費合作社印製五、發明說明（9 ) 設計以符合不同輸出之時程時，僅有主機處理器程式會改、’艾。此避免整個數位信號處理器丨〇之完全的再設計。在利用為主機控制處理器產生機器碼之指令組合語言下，此處理會相當快速且容易。就週期為精準或對程式為相依之信號的容易·產生可用MPC 18被完成。從處理器可容易地被去除或添加而允許具有不同績效之常用數位信號處理器的創造。就如第3圖顯示者，PIP 14包括一指令記憶體46、一指令解碼器44與一數學能力48。ριρ 14依照本發明之一實鈀例忐為輸入資料以及内部資料實施加法、減法與左移功旎。MPC 18控制Pip丨4之指令執行。當輸入資料讀取完成時，PIP 14對MPC 18發出信號。pip ! 4使用自我計時數學模組以執行指令與數學函數。 PIP 14可由一接收FIF〇暫存器12送出到來之資料至 GPR 32内。pip 14具有能力來添加全符號之16位元偏置及藉由將到來的或内部資料左移而向上比例調整。ριρ丨4亦具有向土通位與向下溢位錯誤旗標，其可被其他個體使用以决定要用此資料來做什麼。在對内部資料操作時，HP μ 可由任何GPR暫存器32讀取或寫出資料，且此模態對時鐘週期為精準的。 PIP 14亦可在GPR 32中設立暫存器鏈。例如，在斜模態中，被寫入一暫存器零之資料不摧毀暫存器零内之資料。取代的是，由暫存器零來之資料自動地被寫入一暫存态一，且由暫存器一來之資料自動地被寫入該暫存器二， 1本紙張π適用國家標準_(CNS)A4規格⑽χ 297公髮） (請先閱讀背面之注意事項再填寫本頁) Φ 訂-------- 線丨----------------------- 五 — 經濟部智慧財產局員工消費合作社印製 513638 A7 B7 發明說明（1ΰ) 餘此類推至到達鏈之結束（EOC)為止。因此，因PIP 14正寫至暫存器零，暫存器零現在被定義為鏈之開始（SOC)。此可在一時鐘週期全部發生，允許在一與二維度二者之快速滑動過遽作業。若一總體EOC位元被設定等於一，則任何寫至GPR 32 可定義一有效的SOC。若該總體EOC被設定為零，僅有寫至GPR 32之PIP 14為有效的。該總體EOC模態可在無限脈衝響應（Infinite Impulse Response (IIR))過遽器應用中被使用。在本發明之實施例中，PIP 14可將下列的指令型式解石馬· 被用以由外部來源取得資料之指令。用於將外部或内部來源來之資料路由的指令。可添加一偏置至到來之資料的指令。可將到來之資料位元左移之指令。就總體鏈被使用之指令以說明鏈之結束所在的位置。 ~ 提供兩種型式重複之分支的指令一重複N次或一直指令記憶體。為一條件跳越指令。提供三種型式跳越之分支的指令一跳越N 次、一直跳越與函數傳呼之JUMP RETURN。 RETURN 將程式計數器重置回到JUMP RETURN指令本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝---------訂---------線 (請先閱讀背面之注意事項再填寫本頁)

RXFIFO INTERNAL OFFSET SHIFTLEFT EOC REPEATN JUMP — IF JUMP N -13- 513638 A7 B7 五、發明說明（ 11 加一之指令。在本發明之一實施例中下列之指令解碼表可被使用：

IT YPE 說明 MSB至LSB之位元地圖 0 0 0 0 R X f i f 〇 Q U A N T Y ( 5 ) & D E S T ( 5 ) & I T Y P E ( 4 ) 0 0 0 }- -内部 SUBEN(l)&DEST(6)&SOURCE_B(6)&SOURCE_A(6)&ITYPH(4) 00 10 偏置〇FFSET( 16)&ITYPE(4) 00 11 左移 SHIFT_L(4)&ITYPE(4) 0 100

Eoc GLOBA L _ E 0 C ( 1 ) & E 0 C ( 5 ) & I T Y P E ( 4 ) 0 10 1

重複N

REPEAT ITYPE(4) 0 110

煩請委員明示Υ年月—日所提之修正本有無變更實質内容是否准予#正D 經濟部智慧財產局員工消費合作社印製 0 111 送回 JUMP—CNT(6)&INIST—ADDR(7)&ITYPE ⑷ ITYPE(4) (請先閱讀背面之注意事項再填寫本頁) 1000-1111 保留 QUANTY為控制由到來之資料來源被取還之句組數量的計數器。若被設定為零，一句組被取還；若被設定為一，二句組被取還’餘此類推。在將被取還之總數量完成時， PIP 14對MPC 1 8發信號表示該指令已被執行。此指令停留被聲明至下一個指令被促成為止。 DEST為至GRP之目的地位址。ΙτγρΕ為如在指令解碼表所定義之指令型式。SUBEN為當被設定為一而促成如下減法DEST=SOURCE—A-S0URCE—B時之位元。當被设疋為零時，SUBEN促成如下之加法：DES丁 = s〇URcE a + SOURCE—B。SOURCE—A為加法器/減法器之八輸入的位址。SOURCEJB為加法器/減法器之b輸入的位址。 OFFSET為如下列地才皮添加至輸a資料之有❺號的格木紙張尺度適用中國國家標準（CNS)A4規格⑵〇 x 297公爱γ ·111111 線丨# -14- 513638 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（12) 式之數量：DEST一GPR=輸入資料+偏置。若該值為負，減法會發生。SH.IFT-L為對輸入資料實施之左移數量。解碼為如下：0000表示無左移、0001表示一左移、表示八次左移。 GLOBAL_E〇C為當被設定為一時促成整體e〇C模態之位元。在此模態中，寫至GPR零暫存器之處理器將被考慮SOC。當此模態不為有效時，僅有PIP 14寫至定義SOC 之GPR。EOC為GPR之鏈位址的結束。若SOC定GPR之位址時，其總是被定義成DEST_GPR或DEST。若EOC為 000000則GPR沒有成鏈發出。當EOC小於或等於SOC時沒有成鏈發生。當EOC大於SOC時則暫存器鏈發生。 REPEAT_N，JUMP_CNT，INST_ADDR與 RETURN全部均如就Μ P C 1 8般地被定義。藉由使用PIP 1 4，資料可以可程式之方式被傳送至工作暫存器。資料輸入與其他從作業可彼此獨立地發生。PIP 14允許寫出資料至對資料尚未備好之目的地。PIP 14在未實施資料傳送時可被用以執行數學函數。 POP 20如第4圖顯示地具有一記憶體54、一指令解碼器52與一數學單元56。POP 20能對内部資料依照本發明之一實施例實施加法、減法、右移、取最小值、最大值、絕對值與進位運算。POP 20亦具有向上溢位與下向溢位旗標。MPC 18用POP 20控制指令之執行。當輸出資料寫出完成時POP 20發信號至MPC 1 8。POP 20使用自我計時數學模組以執行指令與數學函數。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（I3) :煩 f員典明

ET 之經濟部智慧財產局員工消費合作社印製 ^ ^ 〇負貝在作業之傳輸資料模態時由任一 G P R 16 傳运貝料至傳輸緩衝器。在内部模態、時，POP 20由任一GPR ^暫存器傳送及接收資料。當卿未正在傳送資料至傳輸 FIFO暫存器22時，作業之内部模態發生。作業·之傳輸資料模態對時鐘週期會是不精準的，其中乍業之内σ卩杈悲對時鐘週期會是精準的。由於暫存器U可為滿的’故傳送至傳輸阳〇暫存器22對時鐘週期為料、。田被執行之指令完成時，ρ〇Ρ 20可發信號給MPC 18 〇在本發明之一實施例中，POP 20可執行16位元之有符號的加法、減法、具有進位、最大定位、最小定位之右移運算與決定絕對值。右移運算可進位至最小有效位元。例如’若16位元被右移八個位元’則進位在較低的八個位兀發生而影響較高的八個位元。若進位會造成原來⑽位元之有符號的資料向上溢位或向下溢位，進位不會發生。對資料的運算順序如下：加/減、進位/移位、最大定位/最小定位、絕對值。 -組配暫存器促成絕對值函數、最小值門檻與最大值門檻。二個16位元的組配暫存器儲存有符號的最大與最小門檻值。這些組配暫存器可用韌體或指令被改變。在本發明之-實施例中，p〇p 2〇可使用下列的型式：丁X一FIFO 被用以傳送資料至外部來源之指令。 internal 用以路由資料之指令。 (請先閱讀背面之注意事項再填寫本頁) •Φ-------訂---------線！本紙張尺i翻巾關家鮮；CNS)A4㈣（21G x -16- 513638 Α7 Β7 五、發明說明（M) 經濟部智慧財產局員工消費合作社印製 OFFSET 用以加一偏置至到來的資料之指令c SHIFT RIGHT 可將到來之資料位元左移之指令。 MAX 用以定住允許最大值置資料之指令c MIN 用以定住允許最小值置資料之指令。 REPEATiN 如先前描述之二種重複分支变式的指 JUMP 一 IF 條件跳越之指令。 JUMP_N 三種跳越型式之指令。 RETURN 重置程式計數器之指令。下列例子說明本發明一實施例中之指令解碼： IT YPE 說明 MSB至LSB之位元地圖 0 00 0 Tx fifo QUANTY(5)&SOURCE_GPR(5)&ITYPE(4) 000 1 内部 SUBEN(1)&DEST(6)&S〇URCE 一 B(6)&S〇URCE_A(6)&ITYPE ⑷ 00 10 偏置 OFFSET(16)&ITYPE(4) 00 11 右移 SHIFT —R(4)&ITYPE(4) 0 100 最大 GLAMP_MAX(16)&ITYPE(4) 0 10 1 最小 GLAMP_MIN(16)&ITYPE(4) 0 110 重複N REPEAT_N(5)&IT YPE(4) 0 111 跳越N JUMP—CN 丁（6)&INIST_ADDR(7)&ITYPE(4) 1000 回送 IT YPE(4) 100 1 Abs_en ABS_EN(1)&ITYPE(4) 1000-1111 保留 L QUANTY為有關PIP 14所定義之計數器。 SOURCE_GPR為GPR 16之開始位址。數量N之資料在 SOURCE—GPR位址之ϋ被取還並自動地增量至數量N已 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) 訂· --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •17- 513638 A7 五、發明說明（锋煩 ih請/卜委 ψι i3 iC 實 7]> 1|♦所 J ^ JX-疋 °之經濟部智慧財產局員工消費合作社印製被傳送至傳輸暫存器22為止。其結果為一列之_料可用一指令被傳送。、ΙΤΥΡΕ為如上面設立之指令解碼表所定義之指令型式 OFFSET、SUBEN、SOURCE A 與 COURCE一B 與上面針對ΡίΡ 14所设立者具有相同的定義。SHIF 丁 — R為對輸入貝料執行之八個右移之數量。其解碼如下：為無右移，〇〇〇1為；#移’ i〇〇mm為八個右移。因右移所致的進位亦被執行。 CLAMP—MAX為最大的16個有符號值輸出， CLAMP—MIN為最小的16個有符號值輸出。REpEAT—N， inst—addr，RETURN與 JUMP—CNT為有關 ριρ 14被定義者。abs__en為當被設定為_時促成在定住函數後之最後輸出被執行之絕對值函數。藉由使用POP 20,資料可以可程式之方式被從工作暫存器移轉。資料輸出與其他從作#可彼此獨立地發生。 PIP 20允許寫出資料至對資料尚未備好之目的地。川在未實施資料傳送時可被用以執行數學函數。暫存器16包括一匯流排介面34與1^個通用暫存器32被以允許成鏈與整體成鏈以及獨立的讀取與寫出作業，其可同時由數個處理器發生。GPR32允許對任何其他處理器之來回的獨立資料傳送。GPR32就每一處理器包括暫存器用於被任何處理器模組寫出。若二模組嘗試要對同一個暫存器寫出’ 一錯誤旗標被設定。在成鏈模態中，GPR 32可被組配以鏈住一暫存器與

Γ请先閱讀背面之沒意事項再填寫本頁}

513638 A7 B7 16 五、發明說明（其他暫存器之輸出。由PIP 14被寫至暫存器0之資料不會摧毀暫存器0内之資料，但取代的是，由暫存器〇來之資料自動地被寫至暫存器1而蓋過，且由暫存器丨來之資料自動地被寫至暫存器2而蓋過，餘此類推至在一時鐘週期内達到可式·之EOC為止。因此，如第5圖顯示者，當資料被寫至於58顯示之GPR零内時，資料如6〇顯示地自動地被傳送至GPR —、餘此類推。 SOC被定義成PIP M被寫至gpr之目前位置。此允許在一與二維度之快速有限脈衝響應（fast Finite Impulse Response (FIR))過濾器以及快速滑動過濾作業。例如，若 SOC被設定為六，由PIP 14被寫至GPr六之此例未產生成鏈。允許僅以PIP 14定義SOC會允許順序地取還下一組資料’而最後一組被操作，其未使用暫存器以登錄移動指令。當爭論發生時，一處理器對任何GPR之任何寫出取得比由先前暫存器來成鏈權高之優先重要性— 顯示於第6圖之使用整體資料成鏈在實施11 r過濾器時允許資料更有效率地被處理。整體資料成鏈被定義成允許内部數學模組以形成S 0 C。此允許計算後之資料產生 SOC，而與僅允許PIP丨4形成一資料鏈相反。在整體成鏈模態中，PIP 14無法定義s〇C。若整體成鏈為有效的，則由除了 PIP 14外任何GPR之任何寫出可定義一有效的 SOC。在貫施IIR過渡器時，由於輸入資料在插入鏈前被操作’故被其他處理器定義。當爭論發生時，一處理器對任何GPR之任何寫出取付比由先前暫存器來成鍵權高之優本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ----------I--裝-----I II 訂·-------•線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 513638 A7 B7 fc:·^^員明示修正本有無變更實質内容

經濟部智慧財產局員工消費合作社印製五、發明說明（17) 先重要性。參照第13圖，配合MPC 18被儲存之成鏈碼106藉由如步驟1 07顯示地決定整體成鏈是否已被選擇而開始°若整體成鏈已被選擇，便在步驟108檢查決定Plp 14是否已寫至一通用-暫存器0。若然，GPR 0被設定為新的句組且未指示有成鍵。若PIP未寫至GPR0，在步驟1口彳欢查疋否有其他處理器寫至暫存器〇。若然，SOC被設定為零且E0C 被設定為一可程式之值，其大於或等於SOC。在步驟1 1 4， GPR 0被設定等於新句組且GPR 1被設定等於GPR 0，與 GPR 2被設定等於GPR 1、及GPR(EOC)被設定等於 GPR(EOC-l)。若GPR(EOC)等於GPR 0，貝1J未發生成鏈。對GPR之寫出永遠會發生。若整體成鏈尚未被選擇，則在步驟1 1 6檢查決定PIP 1 4 是否已寫至GPR暫存器x(GPR(X))。若否，在步驟120檢查決定是否對暫存器X有任何其他寫出。若然，暫存器X 被設定等於新句組且如步驟1 22顯示地無成鏈發生。若PIP確寫至暫存器GPR(X)，則SOC在步驟1 18被設定等於GPR(X)。EOC被設定..為大於或等於SOC之一可程式的值。GPR(X)被設定等於新句組且暫存器GPR(X+1)被設定等於GPR(X)，GPR(X + 2)被設定等於GPR(X+1)，且 GPR(EOC)被設定等於暫存器GPR(EOC-l)。若GPR(EOC) 小於或等於暫存器GPR(X)，則未發生成鏈，但對GPR(X) 之寫出永遠會發生。由一暫存器至另一個之轉移可在一時鐘週期内發生。本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20- (請先閱讀背面之注意事項再填寫本頁) 訂·丨 •線丨— 五、發明說明（i8) 例如由暫存器一轉移至 _、一智存為令、由暫存器二轉移至暫存 •^S — 、 _ 由匕 /_— rtry 在本發明之一實施例 A7

Jb/ 器三、由暫存器三轉移至暫存器中全部均在一時鐘週期内發生。使用成鏈與}體成鏈模態允許獨立的資料處理在任一、叩扣内^生。此外，其可允許較快的IIR過濾器、FIR過濾态、滑動N維過滹哭盘闩旦千 ^興向里乘積，而不需大量的暫存器來登錄指令。 PRP 24包括數個隨機存取記憶體（ram)模組見第7 圖）°亥等數個杈組74等於數個使用pRp 24之子處理器。 2此，N個RAM 74被輕合至指令解碼單元”，其再被輕 3至私7 RAM 76。N個RAM 74被規劃程式以根據包含於指令記憶體76内之指令讀取及寫出。每一 RAM74能彼此獨立地讀取及寫出。在本發明之一實施例中，PRP 24可允許儲存N個16位凡之資料塊。PRP 24可被用以過濾器作業，其中資料反覆地被使用或資料流在績效上為太限制性的。一個例子為執行二維的離散餘弦變換（DCT)，其中過濾對八行再對八列執行。另一例為數量化表與記憶體之直接儲存，使得拉鏈作業與數量化可同時發生。 PRP24可讀取或寫至任何GPR16暫存器。由於pRp24 包含N個分離的記憶體74，n次讀取或寫出或混合可同時發生。其韌體對所有N個RAM記憶體74具有直接存取。在本發明之一實施例中，PRP 26可解碼下列的指令型式。一 RD/WR為該多個RAM 74之獨立讀取/寫出控制之本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -21 - ^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 513638 修 A7 B7 五、發明說明（）指令。一 JUMPN為如先前描述地提供三種跳越型式之指令，及類似地RETURN為關於其他處理器如先前描述地作業0 作為本發明之一實施例下，下列的指令解碼表就PRP 2 4被提徙：· ITYPE 說明 MSB至LSB之位元地圖 00 讀/寫 B_EN(1)&B_WREN(1)&B —RAMADDR(7)&A_EN(1)&A_W REN(1)&A_ADDR(6)&A_RAMADDR(7)&ITYPE(2) 01 跳越N JUMP_CNT(6)INST^ADDR(10)&ITYPE(2) 10 回送 IT YPE(2) 11 保留在上面的指令解碼中，B—EN為在被設定為一時促成由RAM B之讀取或寫出的位元。當被設定為零時，其使對RAM B之讀取或寫出失能。B—WREN為若B—EN為一，在被設定為一時造成寫至RAM B之位元。當B__WREN位元被設定為零時，若B_EN被設定為一，其允許對RAM B讀取。 B_ADDR為RAM讀取之目的地位址，及RAM寫出之來源位址。B_ADDR為讀取或寫出之RAM位址。類似地， A—EN為被設定為一時促成由RAM_A之讀取或寫出，及被設定為零時使由RAM A之讀取或寫出失能之一位元。 A—WREN，A—ADDR與 A一RAMADDR除了其係被;J包用於 RAM A 外與 B—WREN，B —ADDR或 B—RAMADDR相同。 I TYPE為使用二個最小有效位元被定義之指令型式。 JUMP—CNT，INST—ADDR與RETURN與先前描述的相關本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -22· (請先閱讀背面之注意事項再填寫本頁) -I ·1111111 ·11111111 I — — — — — — — — — — — — — — — — — — — — — 1» 經濟部智慧財產局員工消費合作社印製 513638 A7 B7 五、發明說明（其他處理器者相同。 RP 24允汴係數與資料被儲存於當地的RAM以便就貝料處理為可用的而不須由外部裝置讀取資料或係數。此可降低在信號處理之際的輸入/輸出績效惡化。使用-RAM儲存大量係數結果比起使用暫存器會使用車乂 J的區域纟本發明之實施例中，所有的&倾讀取與寫出被指令控制且與其他子處理器作業可獨立地作業。此可允坪較快的信號處理。 Ρ Μ P 2 8包括-指令解碼單元8 〇、_加法器/減法器8 4 與-指令RAM 82(見第8圖）。ΡΜΡ28執行二輸入之加法或減法’並傳送該結果至_32。其來源與目的地被指令定義。該處理器使用自我計時之數學模組執行該等指=。在本發明實施例中ΡΜΡ28所支援之主要功能為加或減二個有符號的16位元數值並輸出—個16位元之有符號的結果。ΡΜΡ 28亦具有向上溢位與向下溢位旗標。ρ:二

可由任何GPR 32暫存器接收資料且可提供資料至任何GpR 32暫存器。在本發明之一實施例中—’ PMP 28解碼任何下列之指令型式。一加/減指令提供控制加法器/減法器之二輸入由何處來與其結果前往何處及該處理器是在加或減模S態八。該等REPEATN ’ JUMPN與RETURN指令型式為如先前所描述者。 ^----------------^ (請先閱讀背面之注意事項再填寫本頁) 以就PMP 28被:指令解碼為例，下表被提供·

-23- 513638 A7 B7 五、發明說明（21 ) 00 加/減 SUBEN(l)&DEST(6)&SOURCE_B(6) &S〇URCE_A(6)&ITYPE ⑵ 〇1

重複N REPEAT_N(5)&ITYPE(2) 1〇 JUMP.CNT(6)&INST_ADDR(7)&ITYPE(2) 11 回送 ITYPE(2) 經濟部智慧財產局員工消費合作社印製 SUBEN，SOURCE—A，SOURCE_B，ITYPE， RETEA丁一N，JUMP—CNT，INST一ADDR與 RETURN全都如關於PIP 14先前所被描述者。 PMP 2 8之使用允許加法及減法運算與其他處理器獨立地發生。由於PMP 28在設計上為完全模組化的，其允 έ午整體數位信號處理器1 〇之可依比例調整性。 ΡΜΡ 30為乘法與累積（MAC)處理器具有第9圖顯示之其本身的扎令έ己憶體9 0、指令解碼器8 §與數學模組9 2。該處理器執行乘法與累積運算，並傳送其運算結果至GpR32 暫存器° #來源與目的地被指令定義。該處理器使用自我計時之數學模組執行該等指令。 PMP 30所支援之主要功能為乘二個有符號的i 6位元之數值以產生一32位元之結果。該結果可由先前的32位元結果被加以形成-乘法與累積（MAC)功能。該累積器大小為32 +祕元允許内部的擴充精準運算。累積器之結果被進位至1 6位元並右移1 6位元以產生_右》 _ !王有付唬的16位το結果。DPMP 30亦呈右命卜、、h /六你人一有向上麁位與向下溢位旗標。PMP 30 可由任何GPR 32暫存哭桩跄杳极口曰仔扣接收貝枓且可提供資料至任何C5PR 32暫存器。 ‘紙張尺^適用中關家標準（CNS)A4規格咖χ挪公爱γ (請先閱讀背面之注意事項再填寫本頁)

-24- 513638 _ 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（22) 在本發明之一實施例中，PMP 30解碼下列之指令型式。一 MAC指令提供控制乘法累積子處理器之輸入由何處來與其結果往何處去以及一清除位元。REPE ATN， JUMPN與RETURN如先前描述者。上面·指令型式之實施例在下列的指令解碼表中被設立： ITYPE 說明 MSB至LSB之位元地圖 000 MAC Spared )&CLR(1)&DEST(6)&S〇URCE_B(6)& S〇URCE_A(6)&ITYPE(3) 001 重複N REPEAT_N(5)&ITYPE(3) 0 10 跳越N 川 MP_CNT(6)&INST_ADDR(7)&ITYPE(3) 0 11 回送 ITYPE(3) 100-111 保留在上表中’ C L R為被設定為零時強迫該3 2 + N位元累積器之迴饋迴圈成為零的位元。此位元通常在一組累積計算開始時被聲明以預置該累積器。若該位元就N個多重週期被設定為一，MAC操作成一乘法器。DEST為如被來源與目的地記憶體地圖定義之該累積運算的目的地位址。 SOURCE—A為該乘法器之輸入A的位址及SOURCE —B為該乘法器之輸入B的位址。 ITYPE，RETURN N，JUMP —CNT，INST ADDR與 RETURN為如先前被描述者。 PMP 30之使用允許乘法或乘法及累積運算與其他處理器獨立地發生。由於PMP 28在設計上為完全模組化的，本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- --------------裝—— (請先閱讀背面之注意事項再填寫本頁) 513638 A7 修正本有無變更實質，s容是否准予,正五、發明說明（23 其允許整體數位信號處理器丨〇之可依比例調整性。參照第1 0圖，在數位信號處理器丨〇被使用之資料路徑介面方法允許自我計時之單一週期或多重週期的數學處理态被父換而不致影響指令解碼。此促成處理器丨0在不同處理技術間·更大的可攜帶性。該介面亦允許自我計時之指令的實施，其僅依數學處理器時間延遲而定。對具術7C件94(如PMP 28或30)之所有資料輸入為被錄之輸出且為穩定的，至其他資料值被呈現為止。當新的資料被供應時，有效的輸入信號（IN—vaud)被提供。新的資料僅在由算術元件94來之忙碌信號若未被聲明時被供應。在第11圖顯示之管線元件96中，因㈣可連㈣㈣送至算術元件94，故該忙碌信號總是為低的。一延遲元件 100可用以延遲該算術元件之運算_個時鐘週期。例如，該數學處理器可被分為單元102與1〇4，而延遲元件1〇〇介於其間。類似地’該輸入有效信號（in—Vaud)可被延遲一週期而延遲輸出有效信號（0UT—VAUD)_週期。類似地，說明資料可前往之處的資料方向信號(IN—⑽丁：歷可被延遲。在第12圖顯示之多重週期算術元件卯中，該忙碌俨號可被用以暫停新資料而不作為算術元件98之來源。數^ 算結果之目的地位址與模態改變信號可被供應至算術元件 9 8以協助將之穩定至新資料被呈現為止。 ^ 算術元件9 8提供内部延遲以符人笞饤〇 ^術之延遲使得多週 (請先閱讀背面之注意事項再填寫本頁) IAW--------^---------— n n I n 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐 I n - -26- 513638 A7 B7 24 五、發明說明（期作業發生。該作業可被展開至二個以上的時鐘週期。該輸入資料有效（m—VALID)與輸入目的地（in—则丁 a臟）信號亦可被延遲所需之週期數（N)。錯誤旗標信號被該算術疋件提供及登錄。用以檢查輸入資料之合格的輸入資料 $效信號.及該算術元件98之模態或控制信號就被傳送至該异術元件之新資料被聲明。這些不同的介面方法允許一數位信號處理器超越不同的處理技術。在某些情形中，新功能所需的獨一重新設計可能要重新設計該等數學模組。在指令解碼邏輯中之指令木不須被改變以容納不同算術元件時程變化。此允許更可攜帶的設計對不同的處理技術變化為願順從的。、藉由使用管線或多重週期之處理，不同的數學處理器可被加至整體的處理器’而不論其比所取代之處理器需要較多或較少的時間。因而’在較慢之處理器正替換較:之 =理器的情形中，一管線或多重週期的架構可被運用以補仏額外的延遲時間。相反的’若新的處理器比其替換者快時’此較快的數學處理器除非如此後描述者外可被使用而不需改變。在每一情形中，MPC 18被重新編譯以調整至新數學處：器的較慢或較快之時程。不管新的時程較長或較：，所需的量重新編譯MPC 18。然後㈣18便以新時程作業。因而，該系統可容易地且迅速地適應新的處理器，其以不同的技術被做成且可比原來設計的處理器更快或更慢。雖然本發明已針對有限的實施例被描述，熟習此技者請先閱讀背面之注意事項再填 · 寫裝本衣頁訂經濟部智慧財產局員工消費合作社印製 -27- A7

Λ T暗寻利與變形落入本發明之真實精神與領將了解由此而來之很多範圍涵蓋所有這些修改域内。元件標號對照表 10 數位信號處理器 12先進先出（FIF0)暫存器，接收緩衝器 14 微處理器，可程式輸入處理器（pip) 16 暫存器 18微處理器，可程式主機控制器（MPC) 19 外部資料匯流排 20微處理器，可程式輸出處理器（POP),可程式隨機浐取記憶體（RAM)處理器（prp) 22 傳輸緩衝器. 24彳政處理器’可程式隨機存取記憶體處理器，pRp 26 微處理器，PRP，單元 28 微處理器 28a、28b可程式數學處理器（PMP) 30 微處理器 _ . 3〇a、30b乘法與累積（MAC)可程式數學處理器 32 通用暫存器（GPR) 34 匯流排介面 38 指令解碼器 40 指令記憶體· 44 指令解碼器經濟部智慧財產局員工消費合作社印製 513638 A7 B7 五、發明說明（） 46 指令記憶體 48 數學能力 52 指令解碼器 54 指令記憶體 56 數學單元

58、60、62、64、66、68 通用暫存器，GPR 72 指令解碼單元

74 隨機存取記憶體（RAM)模組，RAM記憶體，RAM 76 指令記憶體 80 指令解碼單元

82 指令RAM 84 加法器/減法器 88 指令解碼器 90 指令記憶體 92 數學模組 94 算術元件 96 管線元件 98 多週期算術元件 - 100 延遲元件 102、103 單元 1 0 6 成鍵碼 107、108、110、112、114、116、118、120、122 步，驟本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- -------------裝--------訂--------線 (請先閱讀背面之注意事項再填寫本頁)

Claims

、申請專利範圍工·一種數位信號處理器，包含·· 一數學處理器；一輸入處理器，复處 /、处理對该數位信號處理器之輸入信號； '輪出處信號；理态，其處理由該數位信號處理器之輸出爝請委員明示—^所提之修正本有無變更#質内容是否准予修正。鱼兮理益’其處理該數學處理器、該輸入處理 °亥輸出處理器；以及由—儲存器被每—該等處理11選擇性地存取。 • °請專利範圍第丨項所述之數位信號處理器，進一步Ik機存取記憶體處理器，其儲存中間計算結果。 • 口申請專利範圍第2項所述之數位信號處理器，包括一匯流排耦合每一該處理器至該儲存器。 4· 1申w月專利範圍第}項所述之數位信號處理器，其中該等輸入與輸出信號亦實施數學運算。 5·如申明專利範圍第1項所述之數位信號處理器，其中每一邊等處理器具有其本身的指令集。 6·如申請專利範圍第i項所述之數位信號處理器，其中該等處理器藉由該儲存器彼此通訊。 7·如申請專利範圍第丨項所述之數位信號處理器，其中每一該等處理器使用非常長的指令句組。 8. 如申請專利範圍第·丨項所述之數位信號處理器，其中該主處理器為其他處理器提供時程。 9. 如申請專利範圍第1項所述之數位信號處理器，其中該器 -----------------------ΛΨ ....................訂................ΜΦ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CnS) A4規格（210X297公釐） •30· J^638

A8B8C8D8 =器等候該輪入處理器完成某_作業。 •口申巧專利範圍第iJf一該箄卢w π七、心数位仏唬處理态，其中每J ☆匕括其本身的隨機存取記憶體。=請專利範圍第1項所述之數位信號處理器，其h至-第二暫存器/第冑存"自動地傳送現存的資以如申請專利範圍第U項所述之數位信號處理哭輸入處理器造成資料之自動傳送。 13.如申請專利範圍第_所述之數位信號處理* 數學處理ϋ造成該資料由_暫存諸傳送至另器。 14·如申σ月專利|巳圍第i項戶斤述之數位信號處理器，括一數學處理器被以管線處理。 15·如申請專利範圍第丨項所述之數位信號處理器，數學處理器為一多重週期之數學處理器。 16· —種數位信號處理方法，包含：使用-第-處理器以處理對該數位信號處理器之輸入信號；使用-第二處理器以處理由該數位信號處理器之輸出信號；使用一第三處理器用於數學運算；使用一第四處理器控制該等第一、第器；以及其中至料該頁該其中包訂其中該與第三處理本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -31 - 煩請委員明示^月--^所提之修正本有無變更實質内容是否准予修正。 A8 B8 C8

......................-------------、可................. f請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） -32-