TW510013B - Method for forming variable-k gate dielectric - Google Patents

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Description

五、發明說明（1) 【發明之背景】 (1)發明之領域 於 本發明係有關於半導體 一種开^成具有不同介電常 70件之製造，且特別地是有關 數區域的閘極介電質之方法。 (2 )習知技藝之說明 在MOS(金屬氧化半導體）日 質係形成於一石夕基板上，且)一電二體技術中’-閘極介電 電質上’源極及汲極區俜形成：極形成覆蓋於閘極介 質，當一個電壓被加到：：：：；於電 道，隨著通道長度的i:下如已知的通 場中獲得足夠的能量1進= 中的電子可從電 處極臨限電嶋如，w體效層應；係其捕獲之 的雜質濃度會導致寄生電容，而丨、酿、、私，在LDD中減少 減速。 而減^驅動電流而使電晶體 者之建構於m〇s電晶體上的問題是，在其兩 ΐ r:ί=閉極電極覆蓋於⑽區上的閉極電極重 且成使電晶體減速的電容，稱之為重疊電容。 點進：ί ^有ί ί t目關的專利和技術文獻對上述的各種缺 2進订改良，其中取接近且明顯有關的將搜集如下。 美國專利第5, 952, 700,號（Yoon)顯示一種在閘極的一 510013 五'發明說明（2) 面上形成一個兩層閘極介電質之製程。 浐美國專利第5，6 7 7，2 1 7，號（T s e n g )顯示一種閘極製 壬刀係一LDD結構係只形成在閘極的汲極面上，且一個兩 f t 層係只形成在閘極的汲極面上，且在-絕緣層申或 一補该罩幕中使用一開口。 雷曰2 = f利第4,1 96,507,號（Baptiste)係顯示一種形成 =几:虽之製程，係使用一側向蝕刻以底切在通道區上 的軋化物，而提供一臨限校準離子植入的罩幕。 ^國專利第5,902,1 03,號（Fulf〇rd等）係顯示一種修 加熱退面邊緣的閘極介電質之方法，係使用-RTA(快速 【發明之 本發 介電常數 本發 加驅動電 本發 方法，而 為了 種介電常 形成覆蓋 介電常數 案化，以 概要】 明之一 的閘極 明之另 流之方 明之另 不會造 達成上 數的閘 於一半 介電層 形成一 主要目 介電質 一目的 法，而 一目的 成不利 述之目 極介電 導體基 上，空 開口， 的，係在 之方法。 ，係在於 減少熱載 ，係在於 的短通道 的，本發 質之方法 板上，一 介電層及 空介電層 於提供一種形成具有多種 提供一種在閘極 體效應及重疊電 提供一種減少通 效應及重疊電容 明係提供一種形 ’ 一低介電常數 空介電層係形成 低介電常數介電 係被等向地蝕刻 通道中增 容。 道長度之 〇 成具有多 介電層係 覆蓋於低 層係被圖 到低介電
第9頁 510013 五、發明說明（3) 常數介電層，以形成一階梯狀閘極開口，一高介電常數介 電層係形成覆蓋於空介電層上及階梯狀閘極開口中，一閘 極電極係形成於高介電常數介電層上。
本發明提供超過習用技藝的重要改進，一閘極介電質 可形成具有不同介電常數的區域，高介電常數區域容許增 加在閘極通道中驅動電流，在閘極電極邊緣上的低介電常 數區域會減少熱載體效應及重疊電容，本發明的閘極介電 質提供一種減少通道長度之方法，而不會造成不利的短通 道效應及重疊電容。 本發明達成已知製程的優點，然而，本發明之目的和 功效可藉由說明書及圖式所指明了解和得到。 【圖號對照說明】
11半導體結構 20低介電常數介電層 2 5第二閘極開口 40空介電層 45第一閘極開口 5 1臺階寬度 5 5階梯狀閘極開口 5 9階梯開口寬度 60高介電常數介電層 8 0閘極電極層 8 0 A閘極電極
第10頁 510013
91輕摻雜源極及汲極區 9 2間隔壁 【較佳實施例之說明】 本發明將配合圖式詳細說明如下，本發明提 成具有不同介電常數區域的閘極介電 種形 緣上，即=體效應大部份可能發生的地方法問；以 包括有㈤"電常數及一低介電常數區域兩者，、首: 中，閘極介電質只包括有一高介電常數區域，而 = 電流及減少重疊電容。 叫谷峰.¾動 參閱第1圖’本發明由提供一半導體結構（⑴ 始’獲悉半導體結構（11)可能包括有—個半導體料^ 圓或基板，諸如單晶矽、或一個已知或未來 $的晶 結構’諸如一、絕緣層上有石夕（s〇I)、结構，且獲/半導體相社似 構（11)可能包括有-個或更多傳導及或蓋。 基板或像結構上、或其他相似結構，1 —個或更 及/或被動元件形成於基板上或 n π動 似結構。 復盍於基板上、或其他相 仍參閱第1圖，一低介雷合去 於半導體結構(⑴上低二VA介上層〇2二係/成覆蓋 常數介電層(20)上，低介電當：：f(4〇)係形成於低介電 =d 閘極介電質的邊緣上，低介電常數層 (20)取：具有一個3〇埃到1〇〇埃 ％ 形成-薄層的任何低介電常數材料，最好為氣氧括化有 五、發明說明（5) 石夕、碳摻雜二氧化矽、 電常數材料可為一個且：了：…數聚合物，獲悉低介 空介電層(4〇)= 3.9介電常數的材料。 電層(20)的任何介電可被選擇性蝕刻到低介電常數介 電常數介電層，在一氣代二氧化石夕“ 空介電層應該可=士個二:=〇)可包括有氮化石夕， 仍參閱则空介個=二極電極的足夠厚度。 (2〇)係被圖荦化，以二電八〇)及低介電常數介電層 口 電層(4〇)中形成-第-閘極開 :電極的要求寬度狹窄，第二割口(;5口 期： 在〇. 06微来及〇. 48微米之間的寬度。 子/、有一個 現在參閱第2圖，空介電層（4〇)選擇性地被等向 常數介電層(2〇) ’以展開第一間極開口(45)， k擇性荨向蝕刻形成一階梯狀閘極開口（55)，對於 氮化石夕的空介電層（40)A包括有氟代三氧化石夕的低介電^ 數介電層（20)而言’選擇性等向钕刻可與熱碌酸一起進 行，階梯狀閘極開口（55)具有一個在〇 〇8微米到〇 5〇微米 之間的階梯開口寬度（59)、及—個在〇.〇1微米到〇〇2微米 之間的臺階寬度（5 1)。 —現在參閱第3圖，一高介電常數介電層（6〇)係形成覆 蓋於空介電層（40)上及覆蓋於階梯狀閘極開口（55)中，高 介電常數介電層（60)可包括有任何現在已知或未來發展的 南介電常數材料，包括有但不局限於：Zr〇2、Ta2〇5、Ti〇 510013 五、發明說明（6) 2、S13N4、ZrSi044Al2 03，且最好為，ZrSi〇4，高介 介電層（60)最好藉由濺鍍形成至一個在1〇埃到ι〇〇 的厚度，獲悉高介電常數材料可為一個大於3· g介 的材料，且最好大於8 . 〇。 現在參閲第4圖，一閘極電極層（8〇)係 介電常數介電層⑽)上，閉極電極層可包括有成—覆全盖於二 :曰矽、或-疊層金屬及/或多晶矽膜，如已知技術 夕 電極層具有一個足夠厚度，以填滿階梯狀問極開口（55)。 (6(Π:Γ工圖所示’閘極電極層(8〇)及高介電常數介電層 L η!坦化而停止於空介電層(4〇)，以形成-閘極電 才 =(80Α)，如已知技術，平坦化處理大部份最好使用一化 予機械研磨（CMP)製程而進行，空介電層（4 CMP阻絕。 ^ j田α 現在參閱第6圖’移除空介電層（未顯 :可；!Γ生地钕刻？介電質到高介電常數介電二V餘 χ個：：&括有虱化矽的空介電層可被選擇性地蝕刻到 一個包括有Zr〇2(二氧化錯）的高介電常數介電声。^到 雜源=;=(’LD= =二m) ’源極…區接著會形成於半導體結 η 間隔壁(92)，接著在輕摻雜源極及汲極區 介電常數介電層(2°)擴大覆蓋至少-部份的 源極及汲極區，最好的是’低介電常數介電層（20) 第13頁 510013 五、發明說明（7) 的距=為輕摻雜源極及沒極區長度的1 〇%内，大部份 =極區：ί!常數介電層(20)擴大的距離為輕摻雜源“ 本么月個重要的優點是，一閘極介電質係形成 同介電常數的區域，本發明的閘極介電質:二 中提供-個增加驅動電流之方法，而減少熱栽； 疊電容。 Μ版欢應及重 雖然本發明已參考其較佳實施例而被特別地表八、、〜、 明，惟熟習本技藝之人士應暸解地是各種在 々不並說 上的改變可在不背離本發明之精神與範疇下為之。、、、即
第14頁 510013 圖式簡單說明 依照本發明之半導體元件之特點及功效和一昭本發明 製造此一半導體元件之程序之進一步細節將由以下之說明 配合圖式清晰得知，其中相同標示號碼意味著相同或相關 的元件、區域以及零件，其中： 第1圖至第6圖係為橫剖面圖，係說明本發明一種形成 一具有不同介電常數區域的閘極介電質之製程。
第15頁

Claims (1)

  1. 係包括有步驟·· 於一半導體結構上； 電常數介電層上； 常數介電層，以在該 口、及在該低介電常 口 ； 到該低介電常數介電 而形成一階梯狀閘極 一種形成一閘極介電質之方法， a.形成一低介電常數介電層覆蓋 b·形成一空介電層覆蓋於該低介 c·圖案化該空介電層及該低介電 工介電層中形成一第一閘極開 數介電層中形成一第二閘極開 d·選擇性等向蝕刻該空介電層直 層，以展開該第一閘極開口， 開口； e•形成一 蓋於該 f ·形成一 2 ·如申請專 數介電層 3 ·如申請專 數介電層 4 ·如申請專 數介電層 5 ·如申請專 及波極區 常數介電 的1 0%内 6 ·如申請專 及汲極區 利範圍第1項所述之方法 係形成靠近於該閘極電極 ，及 常數介 之方法 石夕。 之方法 之方法 、Ti〇2， 之方法 極電極 輕摻雜 南介電常數介電層 階梯狀閘極開口中 閘極電極於高介電 利範圍第1項所述 包括有氟代二氧化 利範圍第1項所述 包括有ZrSi〇4。 利範圍第1項所述 包括有Zr02、Ta205 利範圍第1項所述 係形成靠近於該閘 層擴大的距離為該 該空介電層上及覆 電層上。 ，其中該低介電常 ，其中該高介電常 ’其中該高介電常 ，S i3N4、或A 12〇3。 ，其中輕摻雜源極 ，以致於該高介電 源極及 >及極區長度 ，其中輕摻雜源極 ，以致於該高介電
    第16頁 510013 六、申請專利範圍 常數介電層 7 ·如申請專利 數介電層具 高介電常數 度。 8 ·如申請專利 口具有一個 個在0 · 0 1微 9 ·如申請專利 g·移除空介 h ·形成輕摻 該閘極電 i ·形成間隙 形成源極 壁。 10 ·如申請專利 數介電層擴 區。 11 · 一種具有一 閘極，包括 a. —階梯狀 在其邊緣 b · —低介電 極電極之 擴大的距離為包括有Si3N4的長度。 範圍第1項所述之方法，其中該低介電常 有一個在30埃到100埃之間的厚度，且該 介電層具有一個在1 0埃到1 0 0埃之間的厚 範圍第1項所述之方法，其中該階梯狀開 在0 · 0 8微米到0 · 5 0微米之間的寬度，及^一 米到0 · 0 2微米之間的臺階寬度。 範圍第1項所述之方法，尚包括有步驟： tGL · /q ， 雜源極及汲極區於該半導體結構中且靠近 極； 壁靠近於該閘極電極；及 及汲極區於該半導體結構中且靠近該間隙 範圍第9項所述之方法，其中該低介電常 大覆蓋至少一部份的該輕摻雜源極及汲極 不同介電常數區域的閘極介電質之半導體 有： 閘極電極，係具有一個在其中心的厚度比 大的共面頂表面； 吊數w電負區，係位於閘極每個邊緣的閘 下；及
    510013 六、申請專利範圍 c· 了问介電常數介電質區，係位在低介電常數介電質 &之上 且接觸該閘極電極的底部及側邊。 如申請專利範圍第丨丨項所述之半導體閘極，其中該低 介電常數介電質區包括有氟代二氧化矽。 如申請專利範圍第11項所述之半導體閘極 介電常數介電質區包括有ZrSi〇4。 如申請專利範圍第丨丨項所述之半導體閘極 介電常數介電質區包括有Zr〇2、Ta2〇5、Ti〇 或ai2o3。 2 如申請專利範圍第11項所述之半導體閘極^ ^ 介電常數介電質區具有一個3〇埃到1〇〇埃之間的厚度“ 、及該介電常數介電質區具有一個1〇埃到1〇〇埃之間 的厚度。 範圍第11項所述之半導體問極，其中該階 梯狀閘極電極具有一個在0 08微米到0.5〇微米之間的 寬度、及一個在0.01微米到0.02微米之間的臺階寬度 1 7 ·如申請專利範圍第i i項所述之半導體閑極，尚包括有 d.輕摻雜源極及汲極區，係靠近於該閘極 e·間隙壁’係靠近於該閘極電極；及 ’ f ·源極及汲極區，係靠近於該間隙壁。 18 .如申請專利範圍第丨丨項所述之半導體閘極， 介電常數介電質區擴大覆蓋至少一部 1、:邊低 |切的该輕摻雜源 12 13 14 15 16 其中該南其中該高 、Ni2N4、 其中該低
    第18頁 510013 六、申請專利範圍 極及沒極區。 _ 1 9 ·如申請專利範圍第1 7項所述之半導體閘極，其中該高 · 介電常數介電質區擴大的距離為該輕摻雜源極及汲極 、 區長度的1 0 %内。 2 0 ·如申請專利範圍第1 7項所述之半導體閘極，其中該高 . 介電常數介電質區擴大的距離為該輕摻雜源極及汲極 區的長度。
    第19頁
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