TW507298B - Method of manufacturing semiconductor device having shallow junction - Google Patents

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TW507298B TW088103030A TW88103030A TW507298B TW 507298 B TW507298 B TW 507298B TW 088103030 A TW088103030 A TW 088103030A TW 88103030 A TW88103030 A TW 88103030A TW 507298 B TW507298 B TW 507298B
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Description

507298
本發明疋關於一種具有摻質楂入層的半導體裝置之製 造方法，特別是關於具有淺接面的半導體之製造方 法。 相關技術之描述 圖3A和圖3B顯示習用的離子植入技術的一個例子。在 此方法中，以5至80keV的加速能量將離子直接植入至一基 板。之後，將基板在一含有氧氣的氮氣環境中且在露出表 Φ 面的狀態下進行退火，以形成一植入層。 然而，在此已知的方涉*由，κ/ν 你〇大幻万凌中，除了預期的摻質之外，不 雨要的摻質亦將植入至基板中。其& .. ^ , 土槪甲另外，當進行離子植入製 耘和退火製程時，則可能損壞矽基板的表面。 為解決此問題，在此基板上形成—氧切膜。離子經 由氧化矽膜（此後，此氧化膜稱為可穿透氧化膜 (=〇=-〇xid: mm))植人。例如，此方法已揭示於曰 本專利特開昭第58 -9676 3號中。圖4M04B顯示 可^^膜的實際方法。在此方法t，在基板的表面上 形成一層厚度為10〇nm或更厚的氧化矽膜。離子以4〇1^乂的 由此氧化石夕膜植入至基板中。之後，在氮氣環 楗中對具有所剩下的氧化矽膜之基板進行退火。或者，在 ^ =此氧化矽膜然後形成另一層氧化矽膜之後，在氮氣環 兄中對基板進行退火。這樣，在基板上形成—層植入層。 在此方法中，能夠防止被預期摻質之外的非需要摻質植入 基板中。 乂、
2000.11.29. 004 507肩 _棚3030 五、發明說明（2)
在上述方法中， 明：摻質集中於氧化 下降。在此氧化石夕膜 中於氧化矽膜中’故 在離子不經由一氧化 方法中’在包含幾個 行退火以防止基板表 基板表面形成一層氧 質將集中於氧化膜中 由於此原因，在此習 另外，隨著半導 面擴散。為達成此目 至3keV或更低。然而 法中難以將離子足夠 加。表1表示出現/不 表可清楚表明··硼的 電阻。 媒中。二阿。本發明人的專心研究表 形成足樣，在植入層中的摻質濃度 植1 s方法中，因為被植入的摻質集 矽膜:中的摻質濃度下降。類似地， 百乂接，入至基板的直接離子植入 面乳氣之氮氣環境中對基板進 作 ° °當基板被退火時，因為在 1匕膜，盘^ 。〃乳化矽膜形成方法相同，摻 ^樣’植入層中的摻質濃度下降。 用的方法中，片電阻增大。 的裝ί結構的精細化，要求更淺的接 的，貝際上需要降低離子的加速能量 、在經由可通過氧化膜植入離子的方 淺地擴散。另外，片電阻將大為增 出現氧化膜和片電阻之間的關係。曰此 植入能量反比例於可通過氧化犋的片
第5頁 2000· 11· 29· 005 507298 案號 88103030 年月曰 修正 五、發明說明（3)
Table 1 ' 狀製· 程中出現/不 出現可通過氧 娜 不出現 出現 2,5 πη 出現 50 im 不出現 在回火製程t 不出現 出現 出現 出現 出現/不出現 (保留可通過氧 (保留可通過氧 (在去除氧 遮蓋用的氧彳匕 碰） 碰） 彳後沈 膜 積100 nm) 回火環境 i有 100 ρρη 或 含有氧氣的氮 含有fL氣的氮 含有氧氣的 更少氧氣的氮 讎境(*1) mm. 境 0.5 keV 5χ1014 cof2 63.7 746.9 2373.0 675.3 1 Μ 5χ1014 αη~2 311· 5 340.5 4648 2 Μ • 5χ1014 cm2 232.7 231· 7 25a3 5 Μ 5χ1014 cm2 102.0 99.3 10&9 表中各值代表在晶圓上49個點的片電阻值（Ω/ □)的 平均值。 (*1)”含有氧氣的氮氣環境"意為含有lOOppm或更多氧 氣的氮氣環境。 在硼離子或混合物離子的植入製程中，當對保留有氧 化矽膜的矽基板進行退火，硼離子往更深層擴散。這樣， 接面擴散至比設計值更深的層次。此後，此現象稱為"增
第6頁 2000.11.29. 006 507298 案號 88103030 年月日 修正 五、發明說明（4) 速擴散π。最近的研究表明增速擴散為硼離子或混合物離 子的植入中特有的現象。 本發明的目的是解決在習用技術中出現的上述問題。 發明概要 本發明的第一態樣為：一種用於具有含摻質植入層的 石夕基板之半導體裝置的製造方法，其包含如下步驟：經由 一厚度為2· 5 nm或更小的且形成於此矽基板之上的氧化矽 膜並以3 k e V或更低的加速能量將摻質植入至此石夕基板；及 在保留此氧化膜的情形下對此矽基板進行退火。 本發明的第二態樣為：一種用於具有含摻質植入層的 石夕基板之半導體裝置的製造方法，包含如下步驟：經由一 厚度為2· 5nm或更小的且形成於此矽基板上之氧化矽膜並 以3kd或更低的加速能量將摻質植入至此矽基板；去除此 氧化膜；在此矽基板上形成一遮蓋用的氧化膜；及對此矽 基板進行退火。此遮蓋用的氧化膜為覆蓋進行退火的基板 之表面的氧化矽膜。此遮蓋用的氧化膜藉由CVD方法或類 似方法來形成。此遮蓋用的氧化膜的厚度不受限制，較 可取的是約1 OOnm。 一权 本發明的第三態樣為：一種用於 石夕基板之半導體裝置的製造方法，包含植：：： 厚度為2. 5ηιη或更小的且形成於此矽基板上的氧化矽二 或更低的力σ速能量將摻質植入至此石夕基 、 基板的表面。 ^切基板進仃退火，使露出此石夕
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本發明的第四態 矽基板之半導體裝置 或更低的加速能量將 方式對此秒基板進行 依照本發明，因 基板上及被植入摻質 故能夠形成一淺植入 沒有氧化矽膜的情形 退火的基板上之氧化 nm或更少。這樣，摻 換質濃度沒有下降， 樣為：一種用於具有含摻質植入層的 的製造方法，包含如下步驟\ “3keV 摻質直接植入至此矽基板；及以這種 退火’使露出此石夕基板的表面。 為加速能量為3keV或更低，且位於矽 的氧化矽膜的厚度為2.5nm或更小，
層。另外，因為在保留有氧化矽膜或 下對矽基板進行退火，位於將要進行 膜（遮蓋用的氧化膜）的厚度變為2.5 質不會集中於氧化膜中。結果，因為 片電阻不會降低。 另外，因為加速能量為3keV或更低，當可通過氧化膜 的厚度減小時（實際上，當沒有形成可通過氧化膜時），在 離子植入製程中，可以有效地抑制基板表面免於粗糙 平0 、較可取的是在含10〇1){)111或更少的氧氣之氮氣環境中進 打退火步驟。這樣，在退火製程中，可防止在基板的表面 上形成一氧化獏。結果，防止摻質集中於基板上的氧化膜 中。 、 較可取的是在從1 00 0 X；至11〇〇 t的溫度範圍内進行此 退火步驟。运樣，在此退火製程中，能夠防止基板 變粗糙不平。 又 等0 在本發明中所考慮的摻質為硼、氟化硼、砷及嶙等 當摻質為，或氟化硼時，較可取的是在沒有氧化膜
507298 j 號 88103⑽ Π 千 五、發明說明（6) :t ^下對基板表面進行退火。當在保留氧化膜的情形下 :柘I即硼的混合物植入至基板時，片電阻將增加。另 外，將發生增速擴散。 哈接著’將參考圖5至8來說明增速擴散現象。圖5表示 田不由氧化膜直接植入硼離子至石夕基板之後在露出石夕基 板的表面或在表面上形成遮蓋用的氧化膜之條件下對矽^ 板進f退火時在矽基板的方向上之硼離子的濃度之分布。 =火環i兄為100%的氮氣（含有1Q 〇 ppffl或更少的氧氣）之環 ，或為90%的氮氣和1〇%的氧氣之氮氣。藉由二次離子質 、曰儀來測1硼的浪度。被植入離子的加速能量為〇 · 5V。 二:直：離子的濃度為5x 1〇14cm_2。在圖5中，當假設原點為 基板表面時，水平軸代表在基板的深度方向之位置。圖 7 :及8分別表示當硼、氟化硼及砷用作摻質時加速能 里和增速擴政距離之間的關係。從圖5至圖8，可獲得下列 結果。 又 現象（1 )當所植入的摻質為硼的混合物時則發生增速擴散 (2) ^在土板的表面形成遮盍用的氧化膜時則發生辦 速擴散現象。 ' X 曰 • (3)即使沒有形成遮蓋用的氧化膜，當在含有氧氣的 環境中對基板進行退火時，亦發生增速擴散現象。’ (4 )當加速能量為小值時（植入深度為淺時），
嚴重的增速擴散現象。 U ^ S 這樣’當使用爛的混合物作兔失暫主 :姚右禕蓄頊沾备儿i 口物作為推貝時，較可取的是對 不▼有邏爲用的氣化膜的其说；隹〆 b -----基扳進仃退火或在不含有氧氣的
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五、發明說明（7) :境中對基板進行退火。結果，有效地抑制增速擴散現 案號 88103030 則恭ΐ ΐ:述’當加速能量為小值時(植入深度為淺時）， 則發生嚴重的增速擴散現象。雖然在此情形下發生增速擴 散的原因目前還不清楚，本發明的發明人有下面的^想。 圖10Α、圖10Β及圖10C為解釋發生增速擴散的機""制“之 概要圖。當將離子植入至一矽基板時，在石夕基板中產生點 缺陷。當對矽基板進行退火時，點缺陷移至基板的表面。 當離子植入深度為淺時，點缺陷移至基板的表面並且消失 掉（參考圖10 Α)。另一方面，當對帶有遮蓋用的氧化膜的 基板進行退火時，此遮蓋用的氧化膜阻礙點缺陷層移至矽 基板的表面。這樣，點缺陷層留在基板中（參考圖91〇]6) ^ 在含有點缺陷層的基板中，因為摻質的擴散速度增加，故 可以假設發生了增速擴散。 另一方面，當植入深度為深時，因為從點缺陷層至基 板表面的距離大，故即使在基板的表面上沒有形成遮蓋用 的氧化膜’點缺陷層沒有移至矽基板的表面。這樣，點缺 陷層留在基板中（參考圖10C)。結果，因為不論遮蓋用的' 氧化膜出現/不出現’擴散距離都沒有不同，故假設沒有 發生增速擴散現象。另外，假設當植入硼或一混合物作為 摻質時，所發生的如此奇特的現象是因為由於掺質引起^ 點缺陷的尺寸大。 本發明的第五悲樣為：一種用於具有含砷的植入層的 矽基板之半導體裝置的製造方法，包含如下步驟··經由厚
第10頁 2000.ll.29.Oio 507298
下Λ公式⑴來表達的氧化㈣並崎eV或更低的 速此篁將砷植入至形成於此矽基板之上的此矽基板；及 除此氧化膜且對此^^某杯】隹p +Ή下#f _在保留此氧化膜 慣形下對此矽基板進行退火 加 去 的 d ^V/l (1) 這裡d為此氧化矽膜的厚度 (keV)。 本發明的第六態樣為··一種用於 的石夕基板之半導體裝置的製造方法， 厚度d由下面公式（2)來表達的氧化矽 加速能量將硼植入至此矽基板，此氧 板之上；及去除此氧化膜且對此矽基 留此氧化膜的情形下對此石夕基板進行 d SV/0· 75 ...(2) 這裡d為此氧化矽膜的厚度（nm) (keV) 〇 本發明的第七態樣為：一種用於 層的石夕基板之半導體裝置的製造方法 由厚度d由下面公式（3)來表達的氧化 的加速能量將氟化硼植入至形成於此 及去除此氧化膜且對此矽基板進 氧化膜的情形下對此矽基板進行退火 ;且^為加速能量 具有含有硼的植/ 包含如下步驟：慈 膜並以3keV或更作 化矽膜形成於此夺 板進行退火；或名 退火 ’且V為加速能量 具有含氣化獨的楣 ，包含如下步驟： 矽膜並以3keV或更 矽基板之上的；ε夕羞 行退火；或在保雀 層 由 的 基 保 入 經 低 此 d ^V/l (3) 這裡d為此氧化矽膜的厚度（nm);且v為此加七 507298 案號 88103030 五、發明說明（9) (keV) 〇 為防 /預定值 值決定於 發明人的 的臨界值 過氧化膜 現防止在 接面。 本發 施例之詳 爵一式之簡 圖1A和眉1B 之製造方法的一 圖2A和圖2B 之製造方法的另 圖3A和圖3B 方法的一個例子 圖4 A和圖4 B 方法的另一個例 止片電 是有效 摻質的 研究揭 兩者之 的最適 植入層 明之上 細說明 箪說明 --口、j 氧化膜的厚度的臨界 加速能量。本發明的 質的氧化矽膜之厚度 各個態樣揭示了可通 的各個態樣，能夠實 片電阻增加的淺擴散 和特色由以下較佳實 加明白。 本發明的半導體裝置 本發明的半導體裳置 的半導體裝置之製造 的半導體裝置之製造 的。然而，遮蓋用的 類型和被植入離子的 示加速能量和各種摻 間的關係。本發明的 且的厚度。依照發明 中的摻質濃度減小及 述及其他目的、優點 中並參考圖式當可更 為概要圖，顯示依照 個例子； 為概要圖，顯示依照 一個例子； 為概要圖，顯示習用 之； 為概要圖，顯示習用 子之； 圖5表示硼的增速擴散之現象； 圖6表示當植入硼時植入擴散能量（被植入離子的加速 能量）和增速擴散距離之間的關係； 、 圖7表示當植入氟化硼時被植入離子的加速能量和增
507298
__案號 88103030 五、發明說明（10) 速擴散距離之間的關係； 圖8表示當植入砷時摻質離子的加速能量和增速 距離之間的關係； 9 ' 政 圖9表示當植入硼時退火溫度和限制時間之間
係； 曰H 圖10A、圖10B及圖10C為用於解釋發生增速擴散的 制之概要圖；
圖11表示當植入硼時離子加速能量、氧化矽膜的厚度 及片電阻三者之間的關係； 、 X 圖1 2表示當植入砷時離子加速能量、氧化矽膜的厚度 及片電阻三者之間的關係；及 又 圖1 3表示當植入氟化硼時離子加速能量、氧化矽膜的 厚度及片電阻三者之間的關係。 符號說明 1 :矽基板 2 :氧化矽膜 3 :植入缺陷層 整佳實雄^例^詳細說gg
、接著’將參考所附圖式說明本發明的實施例。圖丨A和 1B為概要圖，顯示依照本發明的半導體裝置之製造方法的 一個例^。在此方法中，摻質離子植入至沒有可通過氧化 膜的晶圓的表面。以3keV或更低的加速能量來植入離子。 i如ϊ迷能量下，更好地形成淺换面。這樣，在離子 植入製中，足可以抑制其表面免於變粗糙不平。本發明
第13頁 2000.11.29.013 刈7298
中所考慮的摻質為習用的植入載子如硼、氟化硼、磷、 砷、銻等等。依照本發明，被植入離子的濃 換言之，可以適當地設定濃度。 "
4在將摻質離子植入至基板之後，摻質在基板中進行熱 擴散三為了去除在離子植入製程中產生的晶體缺陷，對基 板進行退火。在此例子中，進行退火的基板沒有覆蓋氧 化膜退火環境為含有lOOppm或更少的氧氣之氮氣環境。 因為所，的氧氣為100ppm或更少，在基板的表面上幾乎沒 f形成氧化膜。這樣，可防止摻質集中在一起。氮氣環境 /車乂可取的氧氣含量為5〇ppm或更少。在此條件下，沒有 形成氧=膜。另外，摻質不會集中。依照本發明，退火的 方法不又限制。然而，從淺接面的觀點來看，較可取的是 使RTA(快速熱退火）方法。 圖2 A和2 B為 製造方法的另一 在碎晶圓的表面 晶圓。離子植入 度為 5 X 1 〇14 c πτ2 氧化石夕膜的石夕晶 少的氧氣之氮氣 溫度從室溫度升 秒。之後，晶圓 在1 0 0 0 °C維持1 〇 1 5 0 〇C / 秒）。
概要圖’顯示依照本發明的半導體裝置之 個例子。一厚度為2 · 5ηπι的氧化石夕膜形成 上。接著’硼離子經由氧化矽膜植入至矽 的條件是：加速能量為2keV及摻質離子濃 。在植入離子之後，藉由RTA方法對保留有 ，進行退火。退火環境為含有100ppm或更 環境。。溫度曲線如下。在丨〇秒内，晶圓的 至5 0 0 °C。晶圓的溫度在5〇() i維持3〇 的溫度在10秒内升至1 000 °C。晶圓的溫度 秒。之後’晶圓快速地冷卻（通常，丨〇 〇至
507298 月 修正 曰 案號 88103030 五、發明說明（12) 二上述方法中，在矽晶圓上形成一植入層 曰曰囫表面上49個點的片電阻。在49個點 之 為231. 7Ω/□。當在不保留氧 二電阻之千均值 晶圓然後進行退火，片電阻之平均值為下植入離子至 Ω / □。廷樣，兩個晶圓的電阻幾乎是’相同 _ 即使形成厚度為2. 5nm的氧化矽膜，電阻幾乎沒有二2 : 在相同的方法中，藉由改變離曰曰σ 的厚度來估算片電阻。圖u 速肊篁和氧化矽膜 俯 1表不片電阻的估算结果。尤闰 鬥：點表示與不經由氧化矽膜至： 進行退火相比’片電阻的增加為1%或更後 當片電阻的增加為1%或更少時，更夕W月形。 準值1%是考；t 了製程的、貝際上次有問題出現。基 之準確性而設定的。在圖u 電阻的測1早位 石夕膜的厚度為2.5㈣的測量二二速能里量為2 keV且氧化 之，舆在相同的離子植二精由二心黑點來代表。換言 有形成氧切膜之外的其他製i H的退火條件及除了沒 相比，在測量點，片電阻：二、牛下形成植入層的情形 ^沒有氧化膜的電：=2於;%(如上所述，在此 氧化石夕膜的厚度d滿足、果所不’當植入硼離子時，若 的片電阻值。 式’則很明顯可以獲得很好 d ^V/〇. 75 (這裡d為氧化矽膜的厚度(nm);且V為加速能量 第15頁 2000.11.29.015 507298
(keV)) 〇 在上述的相同方法中，藉由改變加速能量和硼之外的 其他摻貝的氧化矽膜之厚度來估計片電阻。圖12和13分 別表=砷和氟化硼的估算結果。從圖12可知，當植入砷離 子，若氧化矽膜的厚度d滿足下列公式，則可以獲得报 的片電阻值。 d SV/1· 3 (kel〇()^裡^為氧化矽膜的厚度（nm) ; 為加速能量 ’氧化矽膜的厚度d 電阻值。
且V為加速能量 從圖1 3可知，當植入氟化硼離子 滿足下列公式，則可以獲得很妤的片 d ^V/l. 〇 (這裡d為氧化矽膜的厚度（nm) (keV)) 〇 雖然沒有圖 間的關係，但推^ 當在氮氣環 氧化膜時對晶圓 間内完成退火製 參考圖9來說明 制時間。在將哪 在100%的氮氣環 段之後，晶圓表 間段稱為限制時 示磷的氧化矽膜厚度的上限和加速能 明顯兩者之間有特別的關係。 境（含有lOOppm或更少的氧氣）且沒 進行退火，較可敌的i 岛 敉Γ取的疋在一預定的限制 ，以避免晶圓表面變粗缝不平。 :制時間”。、圖9表示當楂入硕離子時：限 子植入至沒有遮蓋用的氧化膜之晶圓且 兄中對晶圓進行退火，當經過一預定時 =變粗糙不平。晶圓表面變粗糙不平的4 間。在圖9中，限制時間由下面決定。:
jyj丨厶y〇 MM 8810^30 修正 :月 曰 、發明說明（14) 離子植入至晶圓的你 、 %的氮氣環境中對曰\件為1kev和lx1015cnr2。之後，在100 持續的時間段定羞"進行退火。使一裸晶圓的表面粗链 度藉由AFM(原子時間。在此情形下’…糖程 如上所述，在；測量的Ra值來表示。 中，因為在離子本發明的半導體裝置的製造方法 上的氧化膜的厚度唯；：和=程：，形成於基板表面 下實Γ見;:;π。。這樣，可以在沒有增大片電阻的情況 後在L:上’：離子或混合物離子植入至晶圓的表面，铁 ，在3 iooPpm或更少的氧氣之氮氣環境中對晶圓進行…、 二：樣’可防止片電阻的增加。另夕卜，尚可解決 的問題。結果，能夠按照設計來實現淺擴散接面。、只 ^較佳實施例之詳細說明中所提出之具體的實 為了易於說明本發明之技術内容，而並非將本發明j僅 限制於該實施例，在不超出本發明之精神及以下申故義地 範圍之情況，可作種種變化實施。 ％專利 五

Claims (1)

  1. Μ
    氧化矽膜之狀態下、於含氧 以及在1 00 0 °C至1100 °c之 火。 在上述植入後仍保留上述 量少於100 ppm之氮氣環境下、 溫度内，對上述矽基板進行退
    2所*種半導體裝置的製造方法，該半導體裝置具有包含摻 貝植^層的矽基板，該製造方法包含如下步驟： 經由形成於上述矽基板上之一厚度小於2· 5 nm的氧化 矽膜，以低於3 kev的加速能量，將硼或氟化硼之摻質植 入至上述石夕基板； 去除上述氧化矽膜； 在上述矽基板上形成一厚度小於2· 5 nm之遮蓋用的氧 化矽膜；及
    在具有上述遮蓋用的氧化矽膜之狀態下、於含氧量少 於1〇〇 ppm之氮氣環境下、以及在“⑽艺至^⑽它之溫度 内’對上述矽基板進行退火。 3· —種半導體裝置的製造方法，該半導體裝置具有包含摻 質植入層的矽基板，該製造方法包含如下步驟： 經由形成於上述石夕基板上之一厚度小於2 · 5 nm的氧化 石夕Μ ’以低於3 keV的加速能量，將硼或氟化硼之摻質植
    第18頁 507298 修正 -SS_881030^ 六、申請專利範圍 入至上述碎基板； 去除上述氧化碎膜；及 在使上^述石夕基板的表面露出之狀態下、於含氧量少於 100 ppm之氮氣環境下、以及在1 00 0 °C至1100。(：之溫度 内’對上述石夕基板進行退火。 4, 一種半導體裝置的製造方法，該半導體裝置具有包含 摻質植入層的矽基板，該製造方法包含如下步驟·· 以低於3 kev加速能量將硼或氟化硼之摻質直 至上述矽基板；及 # m入 在使上述矽基板的表面露出之狀態下、於含氧量少於 WO ppm之氮氣環境下、以及在1〇〇〇t：至n〇(rc之溫度 内’對上述矽基板進行退火。 5 石一種半導體裝置的製造方法，該半導體裝置具有包含 砷之植入層的矽基板，該製造方法包含如下步驟： 、 經由形成於上述矽基板上而厚度d由下面公式（丨）來表 達的氧化矽膜，並以低於3 keV的加速能量將砷植入 述矽基板；及 去除上述氧化矽膜且對上述矽基板進行退火，或者在 上述植入後仍保留上述氧化矽膜之狀態下、於含氧量少於 1〇〇 ppm之氮氣環境下、以及在1 00 0。(：至1100。(：之溫度 内’對上述矽基板進行退火： (1) d ^V/l ^處’ d為上述氧化矽膜的厚度（nm)，且V為上述加速能 i)U/298
    6· 一種半導體裝置的製造方法，該半導體裝置具有包含 硼之植入層的石夕基板’該製造方法包含如下步驟·· 、 經由形成於上述矽基板上而厚度d由下面公式（2)來表 達的氧化矽膜，並以低於3 keV的加速能量將硼植入至 述矽基板；及 、去除上述氡化矽膜且對上述矽基板進行退火，或者在 上述植入後仍保留上述氧化矽膜之狀態下、於含氧量少於 WO ppm之氮氣環境下、以及在1〇〇(rc至丨丨⑽它之溫度、 内’對上述碎基板進行退火： d ^V/0.75 …（2) 此處，d為上述氧化矽膜的厚度（nm)，且v為上述加 量（keV) 。 i 7· · —種半導體裝置的製造方法，該半導體裝置具有包含 氟化硼之植入層的矽基板，該製造方法包含如下步驟： 經由形成於上述矽基板上而厚度d由下面公式（3)來表 達的氧化石夕膜，並以低於3 keV的加速能量將氟化硼植入 至上述矽基板；及 去除上述氧化矽膜且對上述矽基板進行退火，或者在 上述植入後仍保留上述氧化矽膜之狀態下、於含氧量少於 1〇〇0?111之氮氣環境下、以及在1〇〇〇。(：：至11〇〇。(：之溫度/、 内，對上述矽基板進行退火： X d ^ V/1. 0 …（3)
    第20頁 507298
    第21頁
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1035567A3 (en) * 1999-03-12 2001-01-24 Lucent Technologies Inc. A process for fabricating a device with shallow junctions
US6444551B1 (en) * 2001-07-23 2002-09-03 Taiwan Semiconductor Manufacturing Company N-type buried layer drive-in recipe to reduce pits over buried antimony layer
EP1298716A1 (en) * 2001-09-11 2003-04-02 Infineon Technologies AG Method for roughening a surface of a semiconductor substrate
KR100397370B1 (ko) * 2001-10-29 2003-09-13 한국전자통신연구원 얕은 접합을 갖는 집적회로의 제조 방법
KR100425582B1 (ko) 2001-11-22 2004-04-06 한국전자통신연구원 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
US20050118802A1 (en) * 2003-12-02 2005-06-02 Chang-Sheng Tsao Method for implementing poly pre-doping in deep sub-micron process
US7846822B2 (en) * 2004-07-30 2010-12-07 The Board Of Trustees Of The University Of Illinois Methods for controlling dopant concentration and activation in semiconductor structures
EP2816588B1 (en) * 2005-06-20 2016-09-21 Nippon Telegraph And Telephone Corporation Process for producing a diamond semiconductor element
KR100852894B1 (ko) 2007-01-18 2008-08-19 삼성전자주식회사 반도체 장치의 불순물 영역 형성 방법.
US7968440B2 (en) 2008-03-19 2011-06-28 The Board Of Trustees Of The University Of Illinois Preparation of ultra-shallow semiconductor junctions using intermediate temperature ramp rates and solid interfaces for defect engineering
US8258042B2 (en) * 2009-08-28 2012-09-04 Macronix International Co., Ltd. Buried layer of an integrated circuit
US8871670B2 (en) 2011-01-05 2014-10-28 The Board Of Trustees Of The University Of Illinois Defect engineering in metal oxides via surfaces
US8501605B2 (en) * 2011-03-14 2013-08-06 Applied Materials, Inc. Methods and apparatus for conformal doping
JP6259399B2 (ja) * 2012-09-27 2018-01-10 ローム株式会社 チップダイオードおよびその製造方法
NL2010116C2 (en) * 2013-01-11 2014-07-15 Stichting Energie Method of providing a boron doped region in a substrate and a solar cell using such a substrate.
CN103219242B (zh) 2013-03-28 2016-12-28 北京大学 调节多栅结构器件阈值电压的方法
JP6579086B2 (ja) * 2016-11-15 2019-09-25 信越半導体株式会社 デバイス形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5896763A (ja) 1981-12-03 1983-06-08 Seiko Epson Corp 絶縁ゲート型電界効果トランジスタ素子の製造方法

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