TW502425B - Semiconductor-device and its production method - Google Patents

Description

502425 五、發明説明（1 ) 本發明涉及一種半導體配置，其基板具有至少一個積體 元件（特別是電晶體）；溝渠繞著此積體元件，且基板之第一 主側設有金屬層，至少一部份金屬層以一種位於基板中之 隔離層爲襯墊。 在數個Giga Hertz以上之範圍中經由導電軌，大面積之 被動元件傳送信號時以及在信號饋入大面積之連接元件（ 所謂接觸墊）或由此種連接元件發出時，信號功率會大量 地損耗且會由於寄生電容而使信號品質受影響。由於上述 金屬面及半導體基板之間之電容耦合而使寄生電容不可避 免。 爲了在高Giga Hertz之範圍中可良好地使信號以極低損 耗之方式傳送，則信號損耗應保持儘可能小。這同樣亦適 用於半導體配置之操作（例如，電信領域中）或適用於半導 體配置之測量技術之硏究中。 爲了對信號傳送特性進行測量及測試，須進行所謂s-參 數測量。在此種測量中，高頻之小信號（其信號頻率可達 5 0GHz)由各連接元件經由金屬”on_ wafer"-供應線儘可能 無損耗且無失真地傳送至待測量之半導體配置。爲了饋入 信號，須在晶圓上所存在之連接元件上設定一種所謂HF探 針頭’其可饋入信號且使已透過或已反射之信號成份在 50 Ω系統中繼續傳送至測量裝置。 這些由連接元件至待測量之半導體配置之供應線典型上是 10// m至數個i〇0// m長。已透過或已反射之信號功率可依 據信號頻率而準確地被測量。在信號頻率是在高Giga Hertz 502425 五、發明説明（2 ) 之範圍中時，則特別是在連接元件上由於信號電容性地親 合至半導體配置之基板中而會造成不期望之信號功率損耗。 爲了降低寄生電容，電感及串聯電阻，則使”各連接元 件及導線（導電軌）以儘可能小之方式構成”已爲人所知。 但由於測量元件之可使用之探針頭，此種方式只能設定 狹窄之範圍。同樣，最小値由於連接元件之最小面積而受 限。由於在半導體配置之HF設計時電流密度隨著操作頻率 之增大而增大，則導線或導電軌必須先放大然後縮小，因 此可使導線電感及串聯電阻隨之而來之增大保持在可容許 之範圍中。 信號功率損耗之減小因此可以下述方式達成：使基板電 阻提高。但不同電路方塊之間問鎖（latch-up)容易性及基 板耦合性隨著基板之比（specific)電阻之提高而大大地增 高。因此，由於製程技術上之考慮而使基板比電阻之提高 只能設定在狹窄之範圍中。 爲了在積體式線圈中使損耗降低，則由Η. B. ErzgrSber ，Τ· Grabolla，Η. H. Richter，Ρ. Schley and A.Wolff » IEDM 98，page 5 3 5 to 539 中之論文"Novell Burried Oxide Isolation for Monolitic RF. Inductors on Silicon"中已 知：在積體式線圈下方之基板中設置一種隔離層。此處使 用一種溝渠深度很大之溝渠隔離技術，其中仍保留之平行 之矽條完全被氧化。該論文中之方法用來改良該積體式線 圈之品質，須硏究其中較深之基板中之渦流中之相關損耗 。由於此一原因，則需要一些較深之溝渠，這樣會使製程 -4- 502425 五、發明説明（3 ) 複雜化。由於該論文中所進行之”硬”氧化步驟而會使基板 中之雙載子電晶體及CMOS電晶體受損，因此只能有條件 地使用該論文中所建議之方法。 本發明之目的是提供一種半導體配置，其中藉由信號損 耗之降低而可改良信號之傳送情況。此外，本發明亦涉及 此種半導體配置之製造方法。 此目的以申請專利範圍第1項之半導體配置來達成，其 製造方法描述在申請專利範圍第13項中。有利之其它形式 描述在各附屬項中。 本發明之設計方式是：以溝渠-柵格之形式來製成該隔 離層，其中該溝渠柵格及圍繞此積體元件之溝渠可以相同 之製造步驟來製成。 本發明以下述槪念爲基準：基板中之電容性損耗電流直 接與金屬層之面積成比例且亦直接與信號頻率成比例，但 與基板及傳送信號用之金屬層之間之距離間接地成比例。 在信號傳送時主要之損耗效應是高頻信號耦合至半導體基 板中。金屬層之每面積單位A之比（specific)面積電容性 導電率是以下述公式來表示： yA=27rfe 〇ε r/d 其中f是信號頻率，ε ο是電場常數，ε r是金屬層和基板 之間該隔離材料之介電常數，d是金屬層及基板之間之空間 距離。藉由使用ε “盡可能小之材料，則該比（specific)導電 率可大大地下降。這些材料稱爲”低介電質”且已爲人所知。 依據上述之公式，此導電率之下降另可由下述方式來達 502425 五、發明説明（4 ) 成：使金屬層和基板之間之距離d增大。 本發明建議一種很簡單且有效之方法，其以一種可用在 多種現代半導體技術中之製程技術來產生該距離’因此可 大大地使寄生電容下降。 基板中設置一種溝渠-柵格形式形式之隔離層，則上述 距離d可依據可使用之溝渠-深度而提高2至3倍。在溝渠 柵格中在需要時可省略低歐姆之場植入。溝渠柵格中所留 下之圓柱由半導體基板所構成且是高歐姆的。金屬層下方 之基板之歐姆數越大，則由於渦流及基板-表面（skin)效應 所產生之損耗越小。 溝渠栅格之製造是簡易的，此乃因其製法在先前技藝中 爲人所知。不需額外之步驟，因此溝渠製作在基板中所有 電晶體之周圍。換言之，溝渠柵格及圍繞此積體元件之溝 渠是以相同之步驟製成。只需使用一種已改變之遮罩。 溝渠可藉由乾式蝕刻過程，隨後之濕式化學淨化方法以 及溝渠中以隔離材料（例如，PSG-玻璃）塡入而產生。使仍 保留之基板圓柱完全氧化過程必須進行（但不必另外進行） 。柵格之形式可藉由選取一種適當之遮罩而產生。 本發明因此允許未完全氧化之半導體剩餘圓柱或剩餘條 片，其藉由溝渠柵格之溝渠之菱形-或矩形圖樣而被最小 化。因此，不需額外遮罩或其它步驟即可產生最佳化之半 導體元件，其可以較低成本製成。 隔離層可有利地到達基板之第一主側。溝渠柵格可以矩 形或菱形方式構成。若溝渠柵格之各記憶胞之尺寸設計成 在溝渠蝕刻之後可能發生（但未必發生）之氧化步驟中該基 502425 五、發明説明（5 ) 板材料被氧化至溝渠之蝕刻深度時，則會形成一種氧化矽 ’其是提高隔離的且具有小的介電常數ε 3.3。爲了達 成一種儘可能完全之氧化作用，則特別有利的是使柵格之 記憶胞以矩形或菱形構成。 除了半導體配置之各元件之外，整個主側須設有溝渠柵 格。但只使金屬層之這些位置（其相對於高頻信號而言是 敏感的）設有溝渠柵格，則這樣即已足夠。金屬層通常具 有外部可接觸之連接元件（接觸墊），多晶矽-電阻，導電 軌且依據使用情況亦可具有積體式線圈。本發明中至少一 些連接元件，積體式線圈，導電軌或積體式多晶矽電阻設 有一種隔離層。特別重要的大面積之元件，例如，外部可 接觸之連接元件或積體式線圈，其中只有這些連接元件（ 其位於高頻信號之信號路徑中）必須設有隔離層。 在一種構成方式中，各連接元件，積體式線圈，導電軌 之至少是對信號很重要之部份或積體式多晶矽-電阻分別 設有此隔離層之所屬之區域。因此，若隔離層之這些區域 在側面上突出於各別之連接元件，各別之積體式線圈，導 電軌之所選取之部份或各別之積體式多晶矽-電阻，則這 樣是有利的。因此可使信號損耗降低' 半導體配置可以是一種半導體測試結構，半導體晶片或 晶圓，其上設置各連接元件以便與測量頭相接觸。在各連 接元件（其用來與測量頭相接觸）中須使寄生電容降低以便 準確地測量而達成一種儘可能正確之測量。 至基板之一種電容性耦合通常由RC元件造成，其中此信 502425 五、發明説明（6 ) 號功率只會在基板之電阻R中消失。爲了使信號最小化， 須有二條路徑：Ri〇或R=>〇〇。 特別是矽可考慮用作基板，此乃因矽在現代之大部份製 程技術中顯現很低之歐姆而使基板損耗可較高。在使用砷 化鎵基板時，所產生之不期望之信號損耗是與矽基板中者 不一樣大的，此乃因砷化鎵晶圓之歐姆數大很多。 本發明可用在任一種晶圓材料中。但使用本發明是與晶 圓材料很有關係。晶圓材料之比電阻可在0.01 Ω cm至10 Μ Ω c m之間。 本發明及其優點以下依據圖式來說明。 圖式簡單說明： 第1圖 本發明半導體配置之橫切面。 第2圖一種連接元件及其下方之隔離層之俯視圖。 第3圖溝渠柵格之實施例。 第4圖 具有多個連接元件之半導體配置之俯視圖。 第5圖 本發明之半導體配置之橫切面，其溝渠柵格具 有具體之形式。 第1圖是本發明半導體配置之橫切面之一部份。基板1 ( 較佳是由矽構成）上在第一主側I上施加一種金屬層2。基 板1中設置至少一個元件（其形式是一種到達基板中之井） 。此種元件之代表者是由井1 4及基板1所形成之二極體。 本發明之半導體配置當然可包含許多元件，其可以任意方 式互連。 在本實施例中此金屬層2由二個金屬面構成，每一金屬

502425 五、發明説明（7 ) 面具有導電軌6，7，其由氧化物層1 0而互相隔開。在第一 金屬面（其具有導電軌7)及基板1之第一主側I之間施加另 一種氧化物層1 1。爲了保護最上方之金屬面（導電軌6)， 則同樣施加一種氧化物層9或一種鈍化層。其可以習知之 方式具有各凹口，由外部可接觸之各連接元件4可經由這 些凹口而與各導電軌6中之一相連。下層-及上層金屬面之 各導電軌可（但不必經由穿孔而）互連。例如，下層金屬面 具有多晶矽-電阻5。多晶矽電阻通常需要較大之面積。因 此至基板會造成一種不可忽略之電容。在高頻之電流經由 這些多晶矽-電阻時，則這些電阻是與頻率有關的，這是 因爲多晶矽電阻之特性在第一階（order)中是與RC元件相 同的。藉由多晶矽電阻5下方之隔離層3，則至基板之電容 可大大地下降。 本發明當然不限於只有二個金屬面之實施例，而是可用 於每一種任意數目之金屬面之情況中。 假設：一種在數個Giga Hertz範圍中之高頻信號饋送至 此連接元件4。則爲了使此連接元件4之金屬層和基板1之 間之寄生電容下降，則本發明中須在此連接元件4下方設 置一種隔離層3。此隔離層3是以溝渠栅格之形式構成且到 達基板1之第一主側I。‘由第1圖之切面圖可知，隔離層3 在側面上超過此連接元件4之橫向範圍，以儘可能使寄生 電容（其會造成功率損耗）下降。溝渠栅格之一種可能之具體 實施形式顯示在第5圖中。 由於多晶矽電阻具有一種至基板之很大之電容耦合性， 502425 五、發明説明（8 ) 則同樣可·在多晶矽電阻5下方設置一種隔離層3，其在側面 上同樣超過多晶矽電阻5。 隔離層3在側面上超過金屬層之待保護之部份，這同樣 可由第2圖中看出，第2圖顯示此連接元件4及側面上範 圍較大之隔離層3之俯視圖。 此外，由第1圖中可知，隔離層3並非覆蓋此基板之全 部之主側1(即，未覆蓋各元件）。金屬層中只有這些部份（其 導入各高頻信號或其上射入或發出高頻信號）才設有一種 隔離層。 第3圖是本發明溝渠柵格之實施例，其中在基板中已蝕 刻之溝渠以1 3表示。在蝕刻之後仍保存之基板圓柱以1 2 表示。已蝕刻之溝渠中以隔離材料（例如，PSG-玻璃）塡 入。 溝渠柵格之各別之記憶胞較佳是相鄰地配置著，使得在 隨後之可選擇（optionally)之氧化步驟中仍保存之基板材 料（圓柱12)可最少化或若技術上可能時可完全去除，以獲 得相連貫之隔離層。 若基板由矽構成，則在可選擇之氧化步驟之後產生氧化 ；._ —〜· …—-…… —▲—' 矽。由於氧化矽是高榻離性满--具-有鞍小之〜介·電常數，則 只須藉由佈局（layout)措施即..可使此(speeific)電容導電性下 降2至3倍。 本發明之其它優點是可使雜散至半導體基板中之HF千擾 信號變小。因此在所有對HF很重要（critical)之信號路徑 中使用溝渠柵格·，則同售可在複雜之混合信號晶片設計中 -10- 502425 五、發明説明（9 ) 使特別重要之信號串音（cross talk)大大地下降。 第4圖是本發明半導體配置之俯視圖之一部份。圖中顯 示三個連接元件4a，4b，4c，其分別具有導電軌6a ’ 6b ，6c。電源電壓例如施加於連接元件4c上。另二個連接 元件4a，4b施加一種高頻信號。只有此二個連接元件4a ，4b下方分別設有溝渠柵格3a，3b。|但亦可在連接元件 4a，4b下方只設有唯一之溝渠柵格。由於此連接元件4c上 未施加高頻信號，則其不需該溝渠柵格。每一重要之信號 導線路徑（其在金屬面中只含有一些元件）原則上都可在下 方設有溝渠柵格。這些傳導高頻信號用之導電軌特別重 要。 第5圖是本發明半導體配置之橫切面，其具有一種具體 之溝渠柵格形式。此種溝渠柵格設在此連接元件之下方且 在側面上超過此連接元件。在本實施例中，在基板1上施 加一種磊晶層1 5，其上有一種隔離體1 4(其例如以加熱方 式或以CVD沈積方法施加而成）。另一隔離體1 7(其到達第 一主側I)是在溝渠1 3進行塡料時一起施加而成。隔離體1 7 及溝渠1 3較佳是由PSG玻璃所構成。由第5圖可知：在各 溝渠1 3之間仍存在基板圓柱1 2。此種仍存在之半導體圓柱 在垂直方向中所具有之摻雜外型（Profile)是與基板1者相同 。仍存在之半導體圓柱因此具有此晶圓之基本摻雜區。第 5圖中所示之磊晶層是可選擇的（〇Ptional)。在磊晶層及基 板之間形成一種典型之PN接面’其具有較寬之空間電荷 區，因爲其是一種低摻雜之PN接面。PN空間電荷區之特 -11- 502425 五、發明説明（1C)) 性是與隔離層者相同且產生另一個至基板1之串聯電容。 此外，第5圖中在基板1中顯示一些區域1 6，其是一種 所謂n c h a η n e 1 s t 〇 p p e rπ。這些已植入之區域未必需要’但 其是有利的。爲了達成所期望之作用，則溝渠1 3到達基板 1中大約5iim時即已足夠。在此種深度時，在高頻信號饋 入此連接元件4時可達成一種良好之信號品質。溝渠深度 當然亦可大很多。溝渠深度是與所用之半導體材料及饋入 至連接元件之信號之頻率有關。 藉由使用半導體製程中所用之溝渠技術，則金屬層結構 及基板之間之寄生電容可下降2至3倍。溝渠技術目前可 使基板中各元件之間之電性隔離層作用大大地改良且使每 元件所需之晶片面積大大地下降且目前仍廣泛地使用。本 發明揭示習知溝渠技術之另一種應用可能性，其在半導體 基板上之高頻配置中可使高頻信號傳送情況大大地改良。 本發明同樣可用在HF元件之測試中，可由測量頭所接觸 之這些連接元件之下方設有溝渠柵格。若這些導線（即， 至待測試之元件之這些導電軌）之下方設有該隔離層、則 干擾性之電容性耦合可大大地下降。 符號之說明 1.·....基板 2……金屬層 3……隔離層 4……連接元件 5……多晶矽電阻 -12- 502425 五、發明説明（11 ) 6,7——導電軌 8.. ....穿孔 9，10，11....氧化物層 12.. …基板壁 13.. ...溝渠 -13-

Claims (1)

1. 502425 * >月’日修正 補充 六 申請專利範圍 第 90120603號「半導體配置及其製造方法」 專利案 (91年2月修正） 六、 甲 «Β 專 利範圍 1. —* 種 半導體配置，其包括一種基板（1)， 此基板（1)具有 至 少 — 個積體元件（特別是電晶體），溝渠圍繞此積體元件 且 此 基板之第一主側（I)上設置一種金屬 層（2)，此金屬層 (2) 之 至 少一部份之下方設有一種位於基 板（1)中之隔離 層 ⑶， 其特徵爲：此隔離層（3)以溝渠柵格之形式製成， 此 溝 渠 柵格及圍繞此積體元件所用之溝渠可以相同之方 法 製 成 〇 2. 如 甲 請專利範圍第1項之半導體配置， 其中此溝渠柵 格 到 達 基板之第一主面（I)。 3. 如 甲 請專利範圍第1或第2項之半導體配置’其中此 溝 渠 柵 格具有溝渠（13)和圓柱（12)，各溝渠（13)中以隔離 材 料 塡 入。 4. 如 串 請專利範圍第3項之半導體配置’ 其中此溝渠柵 格 之 圓 柱（12)由基板材料所構成。 5. 如 串 請專利範圍第3項之半導體配置’ 其中此溝渠柵 格 之 圓 柱（12)由氧化物所構成。 6. 如 串 請專利範圍第1項之半導體配置’ 其中金屬層（2) 具 有外 部可接觸之連接元件（4)，積體式線圈’導電軌（6’ 7) 5 積 體 式電容或多晶矽電阻（5)，至少一些連接元件’積 體 式 線 圈，導電軌之一部份，積體式電容 :或積體式多晶 矽 電 阻 之下方分別設有該隔離層（3)。 -1 - 502425 六、申請專利範圍 7·如申請專利範圍第6項之半導體配置，其中各連接元件 (4)，積體式線圈，導電軌（6，7)之至少一部份，積體式 電容或積體式多晶矽電阻（5)之下方分別設有隔離層（3)之 所屬之區域。 8.如申請專利範圍第U6或7項之半導體配置，其中隔離層 (3)之各區域在側面上超越各別之連接元件（4)，積體式線 圈，積體式電容或積體式多晶矽電阻（5)。 9·如申請專利範圍第1或2項之半導體配置，其中溝渠柵 格以矩形或菱形方式構成。 10·如申請專利範圍第3項之半導體配置，其中溝渠柵格以 矩形或菱形方式構成。 11·如申請專利範圍第1或2項之半導體配置，其中此半導 體配置是半導體晶片。 ‘ 1Z如申請專利範圍第1，2,6或7項之半導體配置，其中此半 導體配置是晶圓，各連接元件用來與測量頭相 接觸。 B如申請專利範圍第1或2項之半導體配置，其中此基板 由矽或砷化鎵所構成。 14· 一種半導體配置之製造方法，此半導體配置包括一種基 板（1)，此基板（1)具有至少一個積體元件且其第一主側（I) 上設置一種金屬層（2)，其特徵爲：金屬層（2)之至少一部 份之下方設有一種位於基板（1)中之隔離層（3)，此隔離層 (3)以溝渠柵格之形式製成，此溝渠柵格及圍繞該積體元 件之溝渠以相同之方法製成。 -2- 502425 六、申請專利範圍 15·如申請專利範圍第14項之製造方法，其中溝渠柵格之溝 渠中以隔離材料塡入。 16·如申請專利範圍第14或15項之製造方法，其中隔離層 在基板中之一些位置上產生，在這些位置上在稍後之步 驟中產生各連接元件，其位於高頻信號之信號路徑中。