TW501273B - Split gate type flash memory - Google Patents

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Description

修正:
發明之領垃
本發明係關於分立閘極型快閃記憶體，特別是可改良 主動區域持久特性以及寫入/刪除效率的分立閘極型快义 記憶體。 AJ 相關技術之抵Ψ 分立閘極型快閃記憶體的結構如第1圖所示，其令包 含了分隔的浮置閘極22及控制閘極29。浮置閘極22與外^ 電性隔絕。記憶體單胞的資料儲存可藉由依照電子=入〖 (寫。入）浮置閘極22/電子從浮置閘極22移去（刪除）時記憶 體單胞電流的特性來完成。通道丨8的熱電子注入至浮置^ 極22可藉由通道熱電子注入機制來完成。放電過程則由經_ 由浮置閘極22及控制閘極29之間絕緣層24的F-N穿隧效應 來完成、。與電子注入（寫入）及電子放電（刪除）相關的電〜壓 分佈可以以第2圖的等效電容模型來闡述。 在電子注入（寫入）程序中，電壓Vwl施加於控制閘極 29上，而源極14的電壓大約為Vs = nv ,汲極16的電壓大約 為Vs = OV，此時通道18緩慢地打開。在此情況下，大約有 Vs*Cs/Ct〇t的電壓施加至浮置閘極22，其中。、“仙盥 Cgox表示，容，且Cs + Ctun + Cg〇x= Ct〇t，而為決 定記憶體早胞之一重要因子。由於施加至閘極22的電壓會 產生一促使熱電子注入浮置閘極22的垂直場。此電壓值必 須增加來增加電子注入（寫入）效率。 在電子放電（刪除）過程中，利用經過絕緣層^的pi 穿透，其中Vs = 0V且Vwl = 15v。在此，浮置閘極“的電壓正 2002. 04.19.004 501273
電壓可有效地影響記憶體持久特性以及電子放電（刪除）效 率。在經由氧化層所構成的絕緣層24的卜^穿透機制中， 兀件會因為電子侷限在絕緣層降低電流品質而損壞其品 質。這種現象可藉由增加有效電壓來降低。因此，如果絕 緣層的材料相同，則每個電容依據記憶體結構而有所不 同，特別是依據絕緣層的面積及厚度。目前所有努力都致 力於克服此困難。 、如第3圖所示，傳統分立閘極單胞的結構中，主動區 域的寬度為均勻就好比目前的金屬氧化半導體電晶體 (jOSFET) °Cs可影響面積A，可藉由將源極14擴充使其覆 盍浮置閘22，以及閘極絕緣層2〇的厚度，但是降低閘極絕 緣層厚度20以及增加源極14的擴充長度有諸多限制。因 此，傳統分立閘極單胞的困難為报難增加Cs。 第4圖指出分立閘極型快閃記憶體在電子釋放過程 中，電流Ids會因為電子充/放電週期數目的增加所導致 電子陷牌而降低。此分立閘極型記憶體之持久性的 知是會從電子放電時降低其穿隧效應所導致。然而 藉由穿随絕緣層24會形成電子陷牌，而穿隧絕ς比二^ 絕緣層20品質差且厚，故由於電子陷阱所產生的二： 完全消除。因此，必須採用有考慮到此點的單胞鈐 了法 發明之總論 匕、、、〇構。 為了解決上述問題，本發明之目的為提供—人 ^ 1可增加/改善（寫入）/刪除效率以及持久特^。s主動區
第5頁 2002.04· 19· 005 501273
第5-1頁 2002. 04.19.006 501273 五、發明說明（3) 憶體’其中包含一基板、基板上的源極、汲極及通道；堆 疊在閘極絕緣層上與源極及通道覆蓋的浮置閘極·積體絕 緣層及穿隧絕緣層可分別堆疊在浮置閘極的頂端及側端； 以及堆疊在積體絕緣層的控制閘極，穿隧絕緣層，以及閘 極絕緣層。在這分立閘極型快閃記憶體中，可在對應浮置 閘極中形成主動區域使得浮置閘極的通道寬度比控制閘極 的通道寬度來得寬。 目前本發明也提供浮置閘極型快閃記憶體，包含基 板、及基板上形成的源極、汲極及通道，源極提供的閘極 ，緣層，汲極及通道；堆疊在閘極絕緣層的浮置閘極可覆 盍源極及通，；堆疊在浮置閘極頂端及侧端的積體絕緣層 別堆璺在沣置閘極頂端及侧端的穿隧絕緣層；以及 鎊s . v 徑閘極，穿隧絕緣層以及閘極絕 在浮置閘極之下㈣極㈣主動區域的配置使得 Η ^ ^ 〇 比對應於控制閘的通道寬度還寬。 目刖本發明也提供包含其缸 π， ^ 立閘極型快閃記極、汲極及基板通道的分 的子置閘極；分別堆疊在洋 、退 層及穿隧絕緣層；以及堆頂端及侧端的積體絕緣 i绝緣層以及問極絕緣/九積，絕緣層的控制閉極，穿 體，形成主動區域使得；庫二外，在分立間極型快閃記憶 的通道來的大，且在淳署予置閘極的通道比控制閘極 的通道還大。 / 1閘極底下的源極比對應控制閘極 本發明上述目的及复〜Μ /、匕k點，皆可參考附圖描述更清 501273 五、發明說明（4) 楚了解此實施例 1佳具體實施例之 根據本發明之分立 在源極處主動區域的寬 性以及寫入/刪除效率· 至第5 C圖所示。 更特別的是，根據 區域的形狀如第5 A圖所 造過程來完成，使得在 之下的通道18更寬。 另外，根據第二實 憶體的主動區寬度儘可 閘極重疊的部分。 在第一實施例中， 子侷限更大時，由於浮 體單胞相比更大，因而 改良持久特性。資料的 與啟始電流的比例來表 聯的金屬氧化半導電場 簡而言之，可以用串聯 Rcell = r1 (浮置 Ids=Vds/(rl+r2) 其中Rcell代表單胞電 第4圖所顯示的I d 描述 閘極型快閃記憶體之_重要特性為 度增加，因此可改善記憶體的持久 主動區域增加的實施例如第5 A圖 第一實施：所示，> 立閘極型主動 不，並可藉由第6A圖至第6F圖的製 浮置閘22之下的通道18較控制閘29 施你]，如第5 β圖所示，分立閘極記 能藉由增加浮置閘極源極1 4與浮置 當浮置閘極22的臨界電壓Vth因電 置閘極22的導電度與傳統快閃記憶 可壓抑讀取過程的電流損耗，因而 寫入/刪除效率一般用一週後電流 不。分立閘極型單胞可以以兩個串 效應電晶體（M0SFET)來簡單描述。 的電阻表達。 閘極）+ r 2 (控制閘極） 阻，而Ids代表汲極電流。 降低可肇因於單胞電阻。在此情況
观273 五、發明說明（5) I供假設控制間極下的f阻1*2幾乎為常數，儘量縮小可以 二二：ίΐ。另外，假設單胞電阻Rcell=r2( ak+1)， 此Ϊ疋 可藉由降低k值（k等於rl/r2)來達成。在 者二2 ，α表示相對寫入/刪除週期數增加rl。因此， "$到α時，初始值為1，且當浮置閘極的通道開啟 ^ I 口，子侷限降低的程度來增加其值。事實上，金屬 氧化半導甩場效應電晶體（MOSFET)的電阻與通道寬度ψ成 且兵通道長度L成正比，如果浮置閘極下的通道寬 度比控制閘極下的通道寬度還大時，可降低1^值，因此可 久特性。在此情況下，不希望改變通道長度而能獲 传 w目的，因為它會改變整個記憶體單胞的尺寸。 橋_ f:方面，根據第二實施例的記憶體單胞，與傳統記 隐體早胞相比，Cs較大，這使得寫入效率更佳。除此之 外，刪除效率及持久特性可改良至最大程度。 即$有可能分別進行第一及第二實導最佳的狀況 =^貫施 <列中採用第—及第i實施例的擴充主冑區域並 5 %採用。第5C圖為顯示第三實施例主動區域的投影面。 本實施例單胞的製造過程如第^圖及第6F圖所示 國專利第5242848 )。 / 、f先，如第6A圖所示，閘極氧化層2〇可在矽基板12上 形成，接著循序地成長多晶矽層22及氮化層。以光顯 選擇性地蝕刻掉氮化層形成氮化層光罩圖案7〇，並在裸/露 的多晶矽層22成長如第6B圖所示的氧化層25。接著如第6c 圖所示，以蝕刻移去多晶矽層22以及氮化光罩圖案7〇使得 501273 五、發明說明（6) 氧化層25底下的多晶矽層存留。接著，如第6D圖所示，可 形成穿隧絕緣層2 4。如第6 E圖所示，在氧化層2 5上形成控 制閘2 9、穿隧絕緣層2 4以及閘極絕緣層2 0。最後，如第6 F 圖所示，可在鄰近多晶矽層2 2及氧化層2 5之間進行雜質摻 雜以形成源極1 4及汲極1 6來完成一單胞。 弟7圖及第8圖扣出根據所製造的記憶體單胞第三實施 例各別之寫入特性及持久特性。參考第7圖及第8圖，根掳 本發明採用之主動區域，與傳統快閃記憶體單胞相比，寫 入時間較長可大大地改善持久特性。 由前所述，本發明可基於特定實施例及附圖所描述。 習ΐΐ術者，皆可參考此描述而更清楚了解此描述 文良及結合及其它發明之實施例。因此， 上述η鉍例為作描述，而非限制此發明。 動區：上：ί置：型快閃記憶體產生的主 許寫入/刪除的效率並改盖的源極可擴充至最大，而大 ϋ /、符久特性。
501273 圖式簡單說明 第1圖為一般分立閘極型快閃記憶體單胞架構的垂直 截面圖。 第2圖為第1圖分立閘極型快閃記憶體單胞電容模型示 意圖。 第3圖為傳統分立閘極型快閃記憶體單胞顯示投影平 面圖。 第4圖為第3圖分立閘極型快閃記憶體單胞持久特性。 第5A圖至第5C圖為根據本發明實施例分立閘極型快閃 記憶體單胞主動區域的投影面。 第6A圖至第6F圖為第5A圖至第5C圖製造分立閘極型快 閃記憶體單胞垂直截面圖。 第7圖為根據本發明第5C圖實施例，以及第3圖傳統分 立閘極型快閃記憶體單胞電子注入特性。 第8圖為根據本發明第5C圖實施例，以及第3圖傳統分 立閘極型快閃記憶體單胞持久特性。 <圖式中元件名稱與符號對照> 14 : :源 極 16 汲 極 18 通 道 20 閘 極 絕 緣層 22 浮 置 閘 極 24 絕 緣 層 25 氧 化 層
第10頁

Claims (1)

  1. 501273 ，!Λ I 補 I 麵 —右丄圍 年月日 修正 1 · 一種分立閘極型快閃記憶體，包括： 一基板； 在基板上所形成之一源極、汲極及通道； 提供在源極、汲極及通道上之一閘極絕緣層； 在整個源極及通道上形成而堆疊在閘極絕緣層上的 置閘極； 浮 分別堆疊在浮置閘極頂端及側端的積體絕緣層以及穿 隧絕緣層；以及 一控制閘極，係堆疊在積體絕緣層上的穿隧絕緣層以 及閘極絕緣層； 曰 土其特徵在於，主動區域的形成使得浮置閘極下通道 度遠大於控制閘極底下的通道寬度。 ’ 2 · —種分立閘極型快閃記憶體，包括： 一基板；
    在基板上所形成之一源極、汲極及通道； 提供在源極、汲極及通道上一閘極絕緣層； 在整個源極及通道上形成而堆疊在閘極絕緣芦 >hra _ 上的浮 I絕、Πί浮置閘極頂端及側端的積體絕緣層以及穿 開極㈣’係堆#在積體絕緣層、穿I絕緣層以及 極遠大於控制閘極底ΐ 2 ί形成使付序置閘極以下的源
    501273 fiSi im 89123173 年 月 曰 修正 3. 在 提 在 置閘極 分 一種分立閘極型快閃記憶體，包括： 基板； 基板上所形成之一源極、汲極及通道； 供在源極、汲極及通道上之一閘極絕緣層； 整個源極及通道上形成而堆疊在閘極絕緣層上的浮 別堆疊在浮置閘極頂端及側端的積體絕緣層以及穿 隧絕緣層；以及 一控制閘極，係堆疊在積體絕緣層、穿隧絕緣層以及 閘極絕緣層； 其特徵在於，主動區域的形成使得浮置閘極以下的通 道寬度遠大於控制閘底下的通道寬度，且浮置閘極以下的 源極遠大於控制閘極底下的通道寬度。 、
    第13頁 2002. 04.19.014
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