TW495959B - Highly precise semiconductor thin film resistor and the manufacturing method thereof - Google Patents

Description

495959 五、發明說明α) 本發明係有關於一種半導體薄膜電阻及其製造方法， 特別有關於一種具有優良電壓線性表現之薄膜電阻及其製 造方法。 第1 A至1 E圖顯示一傳統薄膜電阻之製造方法。 首先，如第1A圖所示，提供一矽基底1〇，在矽基底1〇 中形成一氧化層11。氧化層1 1係用以定義主動區（Act ive area)之用，如淺溝絕緣層（STI)。 接著’如第1 B圖所示，在氧化層1 1上沉積一多晶石夕層 12。 曰 然後，如第1 C圖所示，在多晶矽層1 2中藉由離子植入 法摻入N/P型離子。 再者’如第1D圖所示，在多晶矽層12上沉積一氧化層 1 5，並對氧化層1 5進行钱刻，使兩端之多晶石夕層1 2曝露， 再將多晶矽層1 2露出之部份與鈦進行矽化反應 (Silicide)，而形成矽化鈦層Η。 最後，如第1E圖所示，在矽化鈦層13上形成兩個介層 插塞（Plug)14並沉積一氧化層16。如此，即可在兩個介層 插塞14之間提供一由摻雜之多晶矽層12所構成之一電阻曰 層0

然而，由於上述傳統之薄膜電阻製程中，受限於金 半電晶體源/汲極製程，僅對多晶矽層12進行一次離子植 入步驟，使得多晶矽層丨2與矽化鈦層丨3之間僅 濃區，而導致…層12與-化 1处 土勢』」（Sch〇ttky barrier)的存在，使；

495959 五、發明說明（2) 傳統之電愿線性表現不佳。 及其製造方法，明提供-種半導體薄膜電阻 接觸，而提高薄膜電^ 4 矽化鈦層之接觸接近歐姆式 本發明二 I線性表現。 栝： 、在於提供一種半導體薄膜電阻，包 一金屬化合物層及一電 〆及第二摻雜區，該=二3其中，電阻層具有一第 而該第—摻雜區則與該第二择二;=金屬化合物層連接， /摻雜濃度高於該品連接且該第二摻雜區之 ΠΤΚ这第摻雜區之一摻雜濃度。 本發明之另一目的在於提一 造方*，包括以下步驟。提供其”薄膜電阻之製 電阻層。在該電阻底。在該基底上形成- 區，盆中該第-扶:^成 連接之一第—及第二掺雜 一养雜冰=第一 之一摻雜濃度高於該第一摻雜區之 詹，雜/辰度。形成一與該第二摻雜區連接之金屬化合物 雜：m i發明在石夕化欽層與多晶石夕層間再提供一高掺 ，降低肖基勢壘，使兩者之接觸更接近歐 姆式接觸’而提高薄膜電阻之電壓線性表現。 以下，就圖式說明本發明之一種半導體薄膜及其 製造方法之實施例。、 圖式簡單說明 第1 Α〜1 Ε圖顯示傳統薄膜電阻之製造方法。 第2 A〜2E圖顯示本發明一實施例之薄膜電阻製造方 0503-6315TWF * TSMC20〇l-〇i5〇 ; Vincent.ptd 第5頁 495959

法。 [符號說明] 10、 20〜基底； 11、 2 1〜絕緣層； 12、 22〜多晶石夕層； 221、222〜摻雜區； 1 3、2 3〜矽化鈦層； 1 4、2 4〜插塞； 15、16、26、27〜氧化層

2 5〜光阻層。 實施例 第2 A至2E圖顯示本實施例之薄臈電阻製造方法。 "心氧圖所示，提供一石夕基底2°，在石夕基底2。 中$成氧化層21。氧化層21係用以定義主動區（Μ — area)之用，如淺溝絕緣層（STI)。 99 如第2B圖所示’在氧化層21上沉積-多晶石夕層 Μ，並在夕晶矽層22中藉由離子植入法進行第一次N/p 離子之植入步驟。

再者’如第2C圖所示，在多晶矽層22上沉積一光阻層 25 ’利用一光罩對光阻層25進行曝光及顯影，使兩端之多 晶石夕層2 2曝露，再進行第二次之離子植入步驟，且第二次 離子植入之摻雜濃度高於第一次離子植入之摻雜濃度，而 分別形成濃度較低之摻雜區221及濃度較高之摻雜區222。 然後’移除光阻層25並再沉積一氧化層26，對氧化層

0503-6315TW ； TSMC2001-0150 ； Vincent.ptd 第6頁 495959 五、發明說明（4) 26進行#刻使兩端之多晶矽層22曝露，再將多晶石夕層22露 出之部份與鈦進行矽化反應（Silicide),而形成矽化鈦層 23 〇 最後’如第2 E圖所示，在矽化鈦層2 3上形成兩個介層 插塞（Plug) 24並沉積一氧化層27。如此，即可在兩個介層 插塞24之間提供一由摻雜之多晶矽層22所構成之一電阻 層0

因此，如第2E圖所示，本實施例中之薄膜電阻包括一 基底20、在基底20上之絕緣層21、在絕緣層21上之多晶矽 層22在夕曰曰石夕層22中之兩個相連接之摻雜區221、222、 與多晶矽層22連接之矽化鈦層23、與矽化鈦層23連接之介 層插塞24以及兩個氧化層26、27。其中位於摻雜區221及 矽化鈦層23之間之摻雜區222具有一高於摻雜區221之 濃度以降低宵基勢壘。 〃 、’ ;Γ、5上述，本發明藉由在多晶石夕層中進行兩次不同 度之離t ί人步驟，在多晶石夕層中欲進行石夕化反應之區域 形成-較兩濃度之摻雜區，使石夕化鈦層形成後與多晶石夕芦 之交接處有較高之摻雜濃度，而降低肖基勢壘，使兩曰 之接觸以近似歐姆接觸，提高了薄膜電阻之電壓線性表曰

現。 又 雖然本發明已以一較佳 以限定本發明，任何熟習此 神和範圍内，當可作些許之 護範圍當視後附之申請專利 實施例揭露如上，然其並非用 技藝者，在不脫離本發明之精 更動與潤飾，因此本發明之保 範圍所界定者為準。

Claims (1)

1. 495959 、申請專利範圍 1 一種高精準半導體薄膜電p且，包括： 一金屬化合物層；以及 一電阻層，具有一第一及第二摻雜區，其中該第二摻 雜區與該金屬化合物層連接，而該第一摻雜區則與該第二 推雜區連接且該第二摻雜區之一摻雜濃度高於該第一摻雜 區之一摻雜濃度。 2 ·如申請專利範圍第1項所述之薄膜電阻，其中更包 括一基底，該基底中具有一絕緣層，且該電阻層係位於該 絕緣層上。

   3·如申請專利範圍第1項所述之薄膜電阻，其中更包 括一插塞，與該金屬化合物層連接。 4·如申請專利範圍第丨項所述之薄膜電阻，其中該電 阻層係一薄膜材質之多晶矽層。 如申請專利範圍第1項所述之薄膜電阻，其中該金 化合物層係一石夕化鈦層 6·如申請專利範圍第1項所述 一、第二摻雜區係N型摻雜區。 7·如申請專利範圍第1項所述 一、第一摻雜區係P型摻雜區。 之薄膜電阻，其中該 之薄膜電阻，其中該 第 第 步驟： 一種高精準半導體薄膜電阻 之製造方法，包括以下 提供一基底； 在該基底上形成一電阻層；

   、申睛專利範圍 摻 該第二摻雜區之一摻雜濃度高於該第一摻雜區之 /畏度；以及 形成一與該第二摻雜區連接之金屬化合物層。 9·如申請專利範圍第8項所述之方法，其中該基底具 絶緣層，該電阻層係形成於該絕緣層上。 下步 成一與該金屬化合物層連接之领签 係—夕1 ·如申請專利範圍第8項所述之方法 、 夕晶石夕層。 合物·/如申請專利範圍第8項所述之方法 物層係一矽化鈦層。 第二2 μ如申請專利範圍第8項所述之方法 —摻雜區係Ν型摻雜區。 忒 —1 4 ·如申請專利範圍第$ —摻雜區係Ρ型摻雜區。、 法 〇 ·如申請專利範圍第8項所述之方法，其中更包括以 驟： 插塞 其中該電阻層 其中該金屬化 0503-6315TW ； TSMC2001-0150 ； Vincent.ptd 第9頁